JP2005093714A - 半導体装置およびその製造方法 - Google Patents
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Abstract
【解決手段】
第1のコンタクト19を形成する際に、コンタクト層間膜13の容量素子11を形成しようとする部分に、下部電極14の表面積を増加させるためのタングステンプラグ21を形成する。タングステンプラグ21は、容量コンタクト4の真上に形成する必要がないため、容量素子11を形成する位置は、容量コンタクト4が設けられている位置に制限されない。
【選択図】図2
Description
容量素子を形成しようとする下層に容量コンタクト層間膜を形成する工程と、
前記容量コンタクト層間膜に容量コンタクトを形成する工程と、
前記容量コンタクト層間膜上に前記容量コンタクトを覆うようにしてコンタクト層間膜を形成する工程と、
前記コンタクト層間膜に前記容量コンタクトと電気的に接続するための第1のコンタクトを形成する工程と、
前記第1のコンタクトを覆うようにして前記コンタクト層間膜の追加成膜を行う工程と、
容量素子を形成しようとする部分のコンタクト層間膜を開口する工程と、
前記開口部内に下部電極を形成する工程と、
前記下部電極の表面に容量膜および上部電極を順次形成することにより容量素子を形成する工程と、
前記容量素子を覆うようにして前記コンタクト層間膜の追加成膜を行う工程と、
追加成膜した前記コンタクト層間膜に前記第1のコンタクトと電気的に接続するための第2のコンタクトを形成する工程とを有する。
図1は本発明の第1の実施形態の半導体装置の構成を示すブロック図である。図1において、図11中の構成要素と同一の構成要素には同一の符号を付し、説明を省略するものとする。尚、本実施形態の説明においても、図11と同様に、図10に示した容量素子11の周辺のみを示して説明する。
次に、本発明の第2の実施形態の半導体装置について説明する。
(1)タングステンプラグ21がある場合の表面積:(2π×0.2×0.5+0.22π)+(2π×0.1×0.3)=0.942μm2
(2)タングステンプラグ21が無い場合の表面積:(2π×0.2×0.5+0.22π)=0.7536μm2
そして、0.942/0.7536=1.25となるため、このような例の場合、タングステンプラグ21が無い場合に比べて、タングステンプラグ21がある場合は下部電極14の表面積は25%増加することがわかる。
5 バリアメタル層
6 ビット線
7 容量コンタクト層間膜
8 層間膜
9 セルコンタクト
10 シリコン基板
11 容量素子
12 膜
13 コンタクト層間膜
14 下部電極
15 容量膜
16 上部電極
17 コンタクト
18 メタル配線
19 第1のコンタクト
20 第2のコンタクト
21 タングステンプラグ
Claims (14)
- 半導体基板上に形成されたトランジスタの上層に、該トランジスタと電気的に接続される容量素子を形成する半導体装置の製造方法であって、
容量素子を形成しようとする下層に容量コンタクト層間膜を形成する工程と、
前記容量コンタクト層間膜に容量コンタクトを形成する工程と、
前記容量コンタクト層間膜上に前記容量コンタクトを覆うようにしてコンタクト層間膜を形成する工程と、
前記コンタクト層間膜に前記容量コンタクトと電気的に接続するための第1のコンタクトを形成する工程と、
前記第1のコンタクトを覆うようにして前記コンタクト層間膜の追加成膜を行う工程と、
容量素子を形成しようとする部分のコンタクト層間膜を開口する工程と、
前記開口部内に下部電極を形成する工程と、
前記下部電極の表面に容量膜および上部電極を順次形成することにより容量素子を形成する工程と、
前記容量素子を覆うようにして前記コンタクト層間膜の追加成膜を行う工程と、
追加成膜した前記コンタクト層間膜に前記第1のコンタクトと電気的に接続するための第2のコンタクトを形成する工程とを有する半導体装置の製造方法。 - 前記第1のコンタクトを形成する工程において、前記容量素子を形成しようとする部分のコンタクト層間膜に、前記第1のコンタクトを形成するのと同一工程で金属プラグを形成する請求項1記載の半導体装置の製造方法。
- 前記金属プラグの形状が、前記第1のコンタクトの形状と同一の形状である請求項2記載の半導体装置の製造方法。
- 前記金属プラグの形状が、前記第1のコンタクトの形状とは異なる形状である請求項2記載の半導体装置の製造方法。
- 前記金属プラグの形状が、円筒形状である請求項2から4のいずれか1項記載の半導体装置の製造方法。
- 前記金属プラグの形状が、上から見た断面が長方形または正方形のスリット形状である請求項2から4のいずれか1項記載の半導体装置の製造方法。
- 前記金属プラグが形成される位置が、前記容量コンタクトの位置と異なる位置である請求項2から6のいずれか1項記載の半導体装置の製造方法。
- 容量素子を形成しようとする下層に形成された容量コンタクト層間膜と、
前記容量コンタクト層間膜に前記セルコンタクトと電気的に接続するように形成された容量コンタクトと、
前記容量コンタクト層間膜上に前記容量コンタクトを覆うようにして形成されたコンタクト層間膜と、
前記コンタクト層に、下部電極、容量膜および上部電極からなり、前記容量コンタクトと電気的に接続するように形成された容量素子とを有する半導体装置において、
前記コンタクト層間膜に形成されたコンタクトが、第1のコンタクトおよび、該第1のコンタクトと電気的に接続する第2のコンタクトの2段積みにより構成されていることを特徴とする半導体装置。 - 前記容量素子内の該容量素子を構成する下部電極の下層に、前記第1のコンタクトと同一の材料により構成された金属プラグが形成されている請求項8記載の半導体装置。
- 前記金属プラグの形状が、前記第1のコンタクトの形状と同一の形状である請求項9記載の半導体装置。
- 前記金属プラグの形状が、前記第1のコンタクトの形状とは異なる形状である請求項9記載の半導体装置。
- 前記金属プラグの形状が、円筒形状である請求項9から11のいずれか1項記載の半導体装置。
- 前記金属プラグの形状が、上から見た断面が長方形または正方形のスリット形状である請求項9から11のいずれか1項記載の半導体装置。
- 前記金属プラグが形成される位置が、前記容量コンタクトの位置と異なる位置である請求項9から13のいずれか1項記載の半導体装置。
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