JP3202732B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法に関し、特に半導体記憶装置としてシリンダ構造の情
報蓄積電極を用いる半導体装置の製造方法に関する。
法に関し、特に半導体記憶装置としてシリンダ構造の情
報蓄積電極を用いる半導体装置の製造方法に関する。
【０００２】
【従来の技術】半導体記憶装置のＤＲＡＭのメモリセル
は、1個のトランスファトランジスタと、1個のキャパシ
タ（１Ｔ１Ｃ）とからなるものが構造的に簡単であり、
半導体記憶装置の高集積化に最も適するものとして広く
用いられている。
は、1個のトランスファトランジスタと、1個のキャパシ
タ（１Ｔ１Ｃ）とからなるものが構造的に簡単であり、
半導体記憶装置の高集積化に最も適するものとして広く
用いられている。
【０００３】ＤＲＡＭ半導体装置の高集積化に伴い、Ｄ
ＲＡＭメモリセルのサイズが縮小化されているが、ＤＲ
ＡＭの安定動作および信頼性確保のためには、メモリセ
ルのキャパシタは一定以上の容量が必要とされるため
に、三次元構造としてキャパシタ電極の表面積を拡大す
る技術が開発され使用されている。
ＲＡＭメモリセルのサイズが縮小化されているが、ＤＲ
ＡＭの安定動作および信頼性確保のためには、メモリセ
ルのキャパシタは一定以上の容量が必要とされるため
に、三次元構造としてキャパシタ電極の表面積を拡大す
る技術が開発され使用されている。
【０００４】このＤＲＡＭメモリセルの三次元構造のキ
ャパシタにはスタック構造のものとトレンチ構造のもの
とがある。これらの構造にはそれぞれ一長一短がある
が、スタック構造のものはアルファー線の入射あるいは
回路等からのノイズに対する耐性が高く、比較的に容量
値の小さい場合でも安定動作する。
ャパシタにはスタック構造のものとトレンチ構造のもの
とがある。これらの構造にはそれぞれ一長一短がある
が、スタック構造のものはアルファー線の入射あるいは
回路等からのノイズに対する耐性が高く、比較的に容量
値の小さい場合でも安定動作する。
【０００５】このスタック型のキャパシタとしてシリン
ダ構造の情報蓄積電極をもつものが特許第２９２４７７
１号に開示されている。
ダ構造の情報蓄積電極をもつものが特許第２９２４７７
１号に開示されている。
【０００６】本技術について、図５を参照して説明す
る。図５（ａ）〜（ｅ）は、本技術による半導体装置の
製造工程を説明するための工程順に示した半導体装置要
部の拡大断面図である。まず、図５（ａ）のように、半
導体基板１上に素子分離領域２が形成され、次いでゲー
ト酸化膜３、ゲート電極４が通常の方法で形成された
後、層間絶縁膜６が形成される。その後、ソース・ドレ
イン領域５と配線シリサイドを接続するコンタクトホー
ルが形成され、配線シリサイド７が形成される。
る。図５（ａ）〜（ｅ）は、本技術による半導体装置の
製造工程を説明するための工程順に示した半導体装置要
部の拡大断面図である。まず、図５（ａ）のように、半
導体基板１上に素子分離領域２が形成され、次いでゲー
ト酸化膜３、ゲート電極４が通常の方法で形成された
後、層間絶縁膜６が形成される。その後、ソース・ドレ
イン領域５と配線シリサイドを接続するコンタクトホー
ルが形成され、配線シリサイド７が形成される。
【０００７】次に、図５（ｂ）のように、配線シリサイ
ド７上に、エッチングストッパ８が成膜される。そのの
ち平坦化膜９が形成され、平坦化される。これによって
容量コンタクトのレジストパターン形成は、平坦な膜上
で行うことができる。
ド７上に、エッチングストッパ８が成膜される。そのの
ち平坦化膜９が形成され、平坦化される。これによって
容量コンタクトのレジストパターン形成は、平坦な膜上
で行うことができる。
【０００８】次に、図５（ｃ）のように、ソース・ドレ
イン領域５と下部電極を接続する容量コンタクト孔をエ
ッチングで形成し、容量コンタクト孔を導電体膜で埋め
込み、エッチバックを行って、容量コンタクト１０を形
成する。次いで、全面に第１の導電膜１１、ＢＰＳＧ膜
１２を順次堆積する。
イン領域５と下部電極を接続する容量コンタクト孔をエ
ッチングで形成し、容量コンタクト孔を導電体膜で埋め
込み、エッチバックを行って、容量コンタクト１０を形
成する。次いで、全面に第１の導電膜１１、ＢＰＳＧ膜
１２を順次堆積する。
【０００９】次いで、図５（ｄ）のように、ＢＰＳＧ膜
１２と導電膜１１をエッチングして導電膜パターン１１
ａとＢＰＳＧ膜コア１２ａを形成後、第２の導電膜を堆
積してエッチングし、ＢＰＳＧ膜コア１２ａの側面にサ
イドウオール１３を形成する。導電膜パターン１１ａと
サイドウオール１３からシリンダ構造の情報蓄積電極、
即ち下部電極１４が構成される。ＢＰＳＧ膜コア00.１
２ａ形成時には、エッチングストッパ８によって配線シ
リサイド７へのエッチング食われが防止され、ポリシリ
コン膜１１形成時の配線シリサイド７とのショートが防
止される。
１２と導電膜１１をエッチングして導電膜パターン１１
ａとＢＰＳＧ膜コア１２ａを形成後、第２の導電膜を堆
積してエッチングし、ＢＰＳＧ膜コア１２ａの側面にサ
イドウオール１３を形成する。導電膜パターン１１ａと
サイドウオール１３からシリンダ構造の情報蓄積電極、
即ち下部電極１４が構成される。ＢＰＳＧ膜コア00.１
２ａ形成時には、エッチングストッパ８によって配線シ
リサイド７へのエッチング食われが防止され、ポリシリ
コン膜１１形成時の配線シリサイド７とのショートが防
止される。
【００１０】次いで、図５（ｅ）のように、ＢＰＳＧコ
ア膜１２ａをエッチングで除去した後、容量絶縁膜１５
と上部電極１６を順次形成して、１Ｔ１Ｃのメモリセル
が完成する。
ア膜１２ａをエッチングで除去した後、容量絶縁膜１５
と上部電極１６を順次形成して、１Ｔ１Ｃのメモリセル
が完成する。
【００１１】
【発明が解決しようとする課題】上記の従来技術のシリ
ンダ構造の情報蓄積電極の形成方法においては、容量コ
ンタクト１０と下部電極底部パターン１１ａの接触面積
が小さく容量コンタクト１０と下部電極底部パターン１
１ａの接続性が不安定であり、また、シリンダ電極の側
面を形成するサイドウオール１３の高さがＢＰＳＧ膜１
２の厚さに限られるために下部電極の表面積が十分では
なかった。上記技術の他の問題点として、エッチングス
トッパ８の耐エッチング性の低下による配線シリサイド
７と下部電極間の絶縁性低下が上げられる。即ち、上記
の従来技術では、エッチングストッパは平坦膜９の除去
のためのエッチングとＢＰＳＧコア膜１２ａ形成時のエ
ッチングの２回のエッチングに耐える必要があり、２回
のエッチングによってエッチングストッパが部分的に除
去されて、下部電極１４と配線シリサイド７間の絶縁性
が低下による製造歩留の悪化があった。
ンダ構造の情報蓄積電極の形成方法においては、容量コ
ンタクト１０と下部電極底部パターン１１ａの接触面積
が小さく容量コンタクト１０と下部電極底部パターン１
１ａの接続性が不安定であり、また、シリンダ電極の側
面を形成するサイドウオール１３の高さがＢＰＳＧ膜１
２の厚さに限られるために下部電極の表面積が十分では
なかった。上記技術の他の問題点として、エッチングス
トッパ８の耐エッチング性の低下による配線シリサイド
７と下部電極間の絶縁性低下が上げられる。即ち、上記
の従来技術では、エッチングストッパは平坦膜９の除去
のためのエッチングとＢＰＳＧコア膜１２ａ形成時のエ
ッチングの２回のエッチングに耐える必要があり、２回
のエッチングによってエッチングストッパが部分的に除
去されて、下部電極１４と配線シリサイド７間の絶縁性
が低下による製造歩留の悪化があった。
【００１２】本発明の目的は、上記の従来技術の問題点
を解決したメモリセルのシリンダ構造の下部電極のキャ
パシタの形成方法を含む半導体装置の製造方法を提供す
ることにある。
を解決したメモリセルのシリンダ構造の下部電極のキャ
パシタの形成方法を含む半導体装置の製造方法を提供す
ることにある。
【００１３】
【課題を解決するための手段】本発明のシリンダ構造の
下部電極構造のキャパシタを有する半導体装置の製造方
法は、半導体基板上に第１の配線を形成する工程と、前
記第１の配線上に第１の層間絶縁膜を形成する工程と、
前記第１の層間絶縁膜上に第２の配線を形成する工程
と、前記第２の配線を被覆するようにエッチングストッ
パを形成する工程と、前記エッチングストッパ表面を含
む前記第１の層間絶縁膜上に第２の層間絶縁膜を形成す
る工程と、前記第２の層間絶縁膜上に酸化シリコン膜を
形成する工程と、前記酸化シリコン膜の表面から前記半
導体基板表面に達する第１の開口を形成する工程と、前
記第１の開口に第１のシリコン膜を充填して容量コンタ
クトを形成する工程と、前記容量コンタクトの上面に接
触して第３の層間絶縁膜を前記酸化シリコン膜上に形成
する工程と、前記第３の層間絶縁膜上から前記エッチン
グストッパに達する第２の開口を形成して該第２の開口
内に前記容量コンタクトを露出させる工程と、前記第２
の開口内に露出した前記容量コンタクトおよび前記エッ
チングストッパの表面を含む前記開口壁に第２のシリコ
ン膜を被覆して下部電極を形成する工程と、前記下部電
極の表面に容量絶縁膜と上部電極を順次形成する工程と
を含むことを特徴として構成される。
下部電極構造のキャパシタを有する半導体装置の製造方
法は、半導体基板上に第１の配線を形成する工程と、前
記第１の配線上に第１の層間絶縁膜を形成する工程と、
前記第１の層間絶縁膜上に第２の配線を形成する工程
と、前記第２の配線を被覆するようにエッチングストッ
パを形成する工程と、前記エッチングストッパ表面を含
む前記第１の層間絶縁膜上に第２の層間絶縁膜を形成す
る工程と、前記第２の層間絶縁膜上に酸化シリコン膜を
形成する工程と、前記酸化シリコン膜の表面から前記半
導体基板表面に達する第１の開口を形成する工程と、前
記第１の開口に第１のシリコン膜を充填して容量コンタ
クトを形成する工程と、前記容量コンタクトの上面に接
触して第３の層間絶縁膜を前記酸化シリコン膜上に形成
する工程と、前記第３の層間絶縁膜上から前記エッチン
グストッパに達する第２の開口を形成して該第２の開口
内に前記容量コンタクトを露出させる工程と、前記第２
の開口内に露出した前記容量コンタクトおよび前記エッ
チングストッパの表面を含む前記開口壁に第２のシリコ
ン膜を被覆して下部電極を形成する工程と、前記下部電
極の表面に容量絶縁膜と上部電極を順次形成する工程と
を含むことを特徴として構成される。
【００１４】本発明では、キャパシタの下部電極がエッ
チングストッパ上に形成された第２および第３の層間絶
縁膜に第２の開口を設け、この開口内に容量コンタクト
をプラグ状に露出させ、この露出した容量コタクト表面
を含む前記第２の開口壁に下部電極用の第２のシリコン
膜を形成するために、下部電極の表面積を増大できキャ
パシタの容量を増加させることができると同時に接触面
積増加によって容量コンタクトと下部電極の接続信頼性
を向上できる。また、第２の開口形成時には第２の層間
絶縁膜の下には第２の配線（ディジット線）を被覆する
エッチングストッパが存在するために第２の開口深さが
エッチングストッパで制御でき、第２の開口形成位置が
ずれた場合にも、第２の配線とキャパシタの下部電極間
の絶縁性もこのエッチングストッパで保持できる。
チングストッパ上に形成された第２および第３の層間絶
縁膜に第２の開口を設け、この開口内に容量コンタクト
をプラグ状に露出させ、この露出した容量コタクト表面
を含む前記第２の開口壁に下部電極用の第２のシリコン
膜を形成するために、下部電極の表面積を増大できキャ
パシタの容量を増加させることができると同時に接触面
積増加によって容量コンタクトと下部電極の接続信頼性
を向上できる。また、第２の開口形成時には第２の層間
絶縁膜の下には第２の配線（ディジット線）を被覆する
エッチングストッパが存在するために第２の開口深さが
エッチングストッパで制御でき、第２の開口形成位置が
ずれた場合にも、第２の配線とキャパシタの下部電極間
の絶縁性もこのエッチングストッパで保持できる。
【００１５】上記の本発明の構成において、容量絶縁膜
形成前に下部電極の表面に半球状のポリシリコン結晶
（ＨＳＧ−Ｓｉという）を形成し、さらに下部電極表面
積の増大によりキャパシタの容量を増加させることがで
きる。
形成前に下部電極の表面に半球状のポリシリコン結晶
（ＨＳＧ−Ｓｉという）を形成し、さらに下部電極表面
積の増大によりキャパシタの容量を増加させることがで
きる。
【００１６】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して詳細に説明する。
て図面を参照して詳細に説明する。
【００１７】図１〜図３は、本発明の第１の実施の形態
の半導体装置の製造方法を説明するための半導体装置要
部の拡大断面図である。まず、図１（ａ）のように、半
導体基板１の表面にＬＯＣＯＳ等の技術により素子分離
膜２を形成し、次いでゲート酸化膜、ゲート電極（以上
表示してない）とシリサイド配線のワード線７ａを通常
の技術により形成後、イオン注入によりソース・ドレイ
ン領域の拡散層（表示してない）を形成する。その後、
常圧ＣＶＤ法でＢＰＳＧ膜（ボロンガラスとリンガラス
を含む酸化シリコン膜）からなる第１の層間絶縁膜６ａ
を５００〜６００ｎｍの厚さに堆積し、温度７５０〜９
００℃で加熱して表面を平坦化する。ＢＰＳＧ膜の表面
平坦化にはＣＭＰ法を併用してもよい。第１の層間絶縁
膜６ａの表面平坦化を行った後、シリサイド配線のディ
ジット線７ｂを通常の技術で形成する。
の半導体装置の製造方法を説明するための半導体装置要
部の拡大断面図である。まず、図１（ａ）のように、半
導体基板１の表面にＬＯＣＯＳ等の技術により素子分離
膜２を形成し、次いでゲート酸化膜、ゲート電極（以上
表示してない）とシリサイド配線のワード線７ａを通常
の技術により形成後、イオン注入によりソース・ドレイ
ン領域の拡散層（表示してない）を形成する。その後、
常圧ＣＶＤ法でＢＰＳＧ膜（ボロンガラスとリンガラス
を含む酸化シリコン膜）からなる第１の層間絶縁膜６ａ
を５００〜６００ｎｍの厚さに堆積し、温度７５０〜９
００℃で加熱して表面を平坦化する。ＢＰＳＧ膜の表面
平坦化にはＣＭＰ法を併用してもよい。第１の層間絶縁
膜６ａの表面平坦化を行った後、シリサイド配線のディ
ジット線７ｂを通常の技術で形成する。
【００１８】次いで、図１（ｂ）のようにＳｉＮやＳｉ
ＯＮの窒化膜のエッチングストッパ８をプラズマＣＶＤ
法等で全面に厚さ５０〜２００ｎｍに堆積すした後、図
１（ｃ）のように常圧ＣＶＤ法でＢＰＳＧ膜からなる第
２の層間絶縁膜６ｂを全面に厚さ５００〜６００ｎｍ堆
積して表面を平坦化する。続いて、第２の層間絶縁膜６
ｂ上に酸化シリコン膜２０を厚さ３００〜６００ｎｍ堆
積する。酸化シリコン膜２０は次の工程で第１および第
２の層間絶縁膜にフォトリソグラフィ技術で開口する際
にフォトレジストと層間絶縁膜の反応を防止し、フォト
レジストのパターン精度低下を抑制するために使用され
る。
ＯＮの窒化膜のエッチングストッパ８をプラズマＣＶＤ
法等で全面に厚さ５０〜２００ｎｍに堆積すした後、図
１（ｃ）のように常圧ＣＶＤ法でＢＰＳＧ膜からなる第
２の層間絶縁膜６ｂを全面に厚さ５００〜６００ｎｍ堆
積して表面を平坦化する。続いて、第２の層間絶縁膜６
ｂ上に酸化シリコン膜２０を厚さ３００〜６００ｎｍ堆
積する。酸化シリコン膜２０は次の工程で第１および第
２の層間絶縁膜にフォトリソグラフィ技術で開口する際
にフォトレジストと層間絶縁膜の反応を防止し、フォト
レジストのパターン精度低下を抑制するために使用され
る。
【００１９】次いでＣ4Ｆ8とＯ2を含むプラズマガスを
使用してフォトレジスト膜パターン（表示していない）
をマスクに酸化シリコン膜２０の表面から第２の層間絶
縁膜６ｂ、エッチングストッパ８および第１の層間絶縁
膜６ａを貫通して半導体基板１表面の拡散層（表示して
いない）に達する容量コンタクト孔１０ａを開口した
後、フォトレジスト膜を剥離する。
使用してフォトレジスト膜パターン（表示していない）
をマスクに酸化シリコン膜２０の表面から第２の層間絶
縁膜６ｂ、エッチングストッパ８および第１の層間絶縁
膜６ａを貫通して半導体基板１表面の拡散層（表示して
いない）に達する容量コンタクト孔１０ａを開口した
後、フォトレジスト膜を剥離する。
【００２０】次いで、図２（ａ）のように隣等の不純物
を添加したポリシリコン（ＤＯＰＯＳという）やアモル
ファスシリコンからなる第１のシリコン膜を全面に堆積
すると同時に容量コンタクト孔１０ａを第１のシリコン
膜で充填する。第１のシリコン膜中の不純物濃度は１×
１０20〜２×１０20ａｔｏｍｓ／ｃｍ3が適当である。
を添加したポリシリコン（ＤＯＰＯＳという）やアモル
ファスシリコンからなる第１のシリコン膜を全面に堆積
すると同時に容量コンタクト孔１０ａを第１のシリコン
膜で充填する。第１のシリコン膜中の不純物濃度は１×
１０20〜２×１０20ａｔｏｍｓ／ｃｍ3が適当である。
【００２１】次に、図２（ｂ）のように、第１のシリコ
ン膜が酸化シリコン膜２０の表面から完全に除去される
程度に塩素系ガスプラズマで第１のシリコン膜の表面を
エッチバックした後、図２（ｃ）のように、常圧ＣＶＤ
法でＢＰＳＧ膜からなる第３の層間絶縁膜６ｃを全面に
厚さ５００〜６００ｎｍ堆積して表面を平坦化する。
ン膜が酸化シリコン膜２０の表面から完全に除去される
程度に塩素系ガスプラズマで第１のシリコン膜の表面を
エッチバックした後、図２（ｃ）のように、常圧ＣＶＤ
法でＢＰＳＧ膜からなる第３の層間絶縁膜６ｃを全面に
厚さ５００〜６００ｎｍ堆積して表面を平坦化する。
【００２２】次いで、図３（ａ）のように、Ｃ4Ｆ8とＯ
2プラズマガスを使用してフォトレジスト膜パターン
（表示していない）をマスクに第３の層間絶縁膜６ｃ、
酸化シリコン膜２０、第２の層間絶縁膜６ｂをエッチン
グして開口１８を形成して開口内に容量コンタクト１０
をプラグ状に露出させる。このプラズマエッチングの際
に、ディジット線７ｂはエッチングストッパ８で被覆さ
れているために、プラズマエッチングで侵食されること
が防止される。ディジット線７ｂ上のエッチングストッ
パ８は、プラズマエッチングガスに曝されるのは、この
エッチング工程だけであるので、耐エッチング性低下も
ない。また、開口１８内に露出した容量コンタクト１０
は下部電極の表面積増加と接続信頼性を向上する効果が
ある。なお、開口形成するためのフォトレジストのパタ
ーン精度低下を防止するために、第３の層間絶縁膜上に
酸化シリコン膜を形成してフォトレジスト膜を形成して
もよい。
2プラズマガスを使用してフォトレジスト膜パターン
（表示していない）をマスクに第３の層間絶縁膜６ｃ、
酸化シリコン膜２０、第２の層間絶縁膜６ｂをエッチン
グして開口１８を形成して開口内に容量コンタクト１０
をプラグ状に露出させる。このプラズマエッチングの際
に、ディジット線７ｂはエッチングストッパ８で被覆さ
れているために、プラズマエッチングで侵食されること
が防止される。ディジット線７ｂ上のエッチングストッ
パ８は、プラズマエッチングガスに曝されるのは、この
エッチング工程だけであるので、耐エッチング性低下も
ない。また、開口１８内に露出した容量コンタクト１０
は下部電極の表面積増加と接続信頼性を向上する効果が
ある。なお、開口形成するためのフォトレジストのパタ
ーン精度低下を防止するために、第３の層間絶縁膜上に
酸化シリコン膜を形成してフォトレジスト膜を形成して
もよい。
【００２３】次に、図３（ｂ）のように、開口１８内を
含む全面にＤＯＰＯＳ膜からなる第２のシリコン膜１９
を減圧ＣＶＤ法等で厚さ５０〜６０ｎｍ堆積した後、図
３（ｃ）のように、塩素系プラズマガスで第２のシリコ
ン膜１９をエッチバックして、下部電極３０を開口１８
内にパターニングする。次いで、減圧ＣＶＤ法でシリコ
ン窒化膜を厚さ５〜１０ｎｍ、温度８００℃の水蒸気熱
酸化により酸化シリコン膜を所定の厚さ形成してパター
ニングし、容量絶縁膜４０とする。次いで、ポリシリコ
ン膜を厚さ２００〜３００ｎｍ堆積してパターニングし
て上部電極５０を形成し、シリンダ構造の下部電極構造
のキャパシタを有する半導体装置が完成する。
含む全面にＤＯＰＯＳ膜からなる第２のシリコン膜１９
を減圧ＣＶＤ法等で厚さ５０〜６０ｎｍ堆積した後、図
３（ｃ）のように、塩素系プラズマガスで第２のシリコ
ン膜１９をエッチバックして、下部電極３０を開口１８
内にパターニングする。次いで、減圧ＣＶＤ法でシリコ
ン窒化膜を厚さ５〜１０ｎｍ、温度８００℃の水蒸気熱
酸化により酸化シリコン膜を所定の厚さ形成してパター
ニングし、容量絶縁膜４０とする。次いで、ポリシリコ
ン膜を厚さ２００〜３００ｎｍ堆積してパターニングし
て上部電極５０を形成し、シリンダ構造の下部電極構造
のキャパシタを有する半導体装置が完成する。
【００２４】次に本発明の第２の実施の形態について図
１、図２および図４を参照して説明する。図１〜図２の
工程は、上記の第１の実施の形態と同じであり、それ以
降の図４の工程が第１の実施の形態と相違する。まず、
図１（ａ）のように、半導体基板１の表面にＬＯＣＯＳ
等の技術により素子分離膜２を形成し、次いでゲート酸
化膜、ゲート電極（以上表示してない）とシリサイド配
線のワード線７ａを通常の技術により形成後、イオン注
入によりソース・ドレイン領域の拡散層（表示してな
い）を形成する。その後、常圧ＣＶＤ法でＢＰＳＧ膜
（ボロンガラスとリンガラスを含む酸化シリコン膜）か
らなる第１の層間絶縁膜６ａを５００〜６００ｎｍの厚
さに堆積し、温度７５０〜９００℃で加熱して表面を平
坦化する。ＢＰＳＧ膜の表面平坦化にはＣＭＰ法を併用
してもよい。第１の層間絶縁膜６ａの表面平坦化を行っ
た後、シリサイド配線のディジット線７ｂを通常の技術
で形成する。
１、図２および図４を参照して説明する。図１〜図２の
工程は、上記の第１の実施の形態と同じであり、それ以
降の図４の工程が第１の実施の形態と相違する。まず、
図１（ａ）のように、半導体基板１の表面にＬＯＣＯＳ
等の技術により素子分離膜２を形成し、次いでゲート酸
化膜、ゲート電極（以上表示してない）とシリサイド配
線のワード線７ａを通常の技術により形成後、イオン注
入によりソース・ドレイン領域の拡散層（表示してな
い）を形成する。その後、常圧ＣＶＤ法でＢＰＳＧ膜
（ボロンガラスとリンガラスを含む酸化シリコン膜）か
らなる第１の層間絶縁膜６ａを５００〜６００ｎｍの厚
さに堆積し、温度７５０〜９００℃で加熱して表面を平
坦化する。ＢＰＳＧ膜の表面平坦化にはＣＭＰ法を併用
してもよい。第１の層間絶縁膜６ａの表面平坦化を行っ
た後、シリサイド配線のディジット線７ｂを通常の技術
で形成する。
【００２５】次いで、図１（ｂ）のようにＳｉＮやＳｉ
ＯＮの窒化膜のエッチングストッパ８をプラズマＣＶＤ
法等で全面に厚さ５０〜２００ｎｍに堆積すした後、図
１（ｃ）のように常圧ＣＶＤ法でＢＰＳＧ膜からなる第
２の層間絶縁膜６ｂを全面に厚さ５００〜６００ｎｍ堆
積して表面を平坦化する。続いて、第２の層間絶縁膜６
ｂ上に酸化シリコン膜２０を厚さ３００〜６００ｎｍ堆
積する。酸化シリコン膜２０は次の工程で第１および第
２の層間絶縁膜にフォトリソグラフィ技術で開口する際
にフォトレジストと層間絶縁膜の反応を防止し、フォト
レジストのパターン精度低下を抑制するために使用され
る。
ＯＮの窒化膜のエッチングストッパ８をプラズマＣＶＤ
法等で全面に厚さ５０〜２００ｎｍに堆積すした後、図
１（ｃ）のように常圧ＣＶＤ法でＢＰＳＧ膜からなる第
２の層間絶縁膜６ｂを全面に厚さ５００〜６００ｎｍ堆
積して表面を平坦化する。続いて、第２の層間絶縁膜６
ｂ上に酸化シリコン膜２０を厚さ３００〜６００ｎｍ堆
積する。酸化シリコン膜２０は次の工程で第１および第
２の層間絶縁膜にフォトリソグラフィ技術で開口する際
にフォトレジストと層間絶縁膜の反応を防止し、フォト
レジストのパターン精度低下を抑制するために使用され
る。
【００２６】次いでＣ4Ｆ8とＯ2を含むプラズマガスを
使用してフォトレジスト膜パターン（表示していない）
をマスクに酸化シリコン膜２０の表面から第２の層間絶
縁膜６ｂ、エッチングストッパ８および第１の層間絶縁
膜６ａを貫通して半導体基板１表面の拡散層（表示して
いない）に達する容量コンタクト孔１０ａを開口した
後、フォトレジスト膜を剥離する。
使用してフォトレジスト膜パターン（表示していない）
をマスクに酸化シリコン膜２０の表面から第２の層間絶
縁膜６ｂ、エッチングストッパ８および第１の層間絶縁
膜６ａを貫通して半導体基板１表面の拡散層（表示して
いない）に達する容量コンタクト孔１０ａを開口した
後、フォトレジスト膜を剥離する。
【００２７】次いで、図２（ａ）のように隣等の不純物
を添加したポリシリコン（ＤＯＰＯＳという）やアモル
ファスシリコンからなる第１のシリコン膜を全面に堆積
すると同時に容量コンタクト孔１０ａを第１のシリコン
膜で充填する。第１のシリコン膜中の不純物濃度は１×
１０20〜２×１０20ａｔｏｍｓ／ｃｍ3が適当である。
を添加したポリシリコン（ＤＯＰＯＳという）やアモル
ファスシリコンからなる第１のシリコン膜を全面に堆積
すると同時に容量コンタクト孔１０ａを第１のシリコン
膜で充填する。第１のシリコン膜中の不純物濃度は１×
１０20〜２×１０20ａｔｏｍｓ／ｃｍ3が適当である。
【００２８】次に、図２（ｂ）のように、第１のシリコ
ン膜が酸化シリコン膜２０の表面から完全に除去される
程度に塩素系ガスプラズマで第１のシリコン膜の表面を
エッチバックした後、図２（ｃ）のように、常圧ＣＶＤ
法でＢＰＳＧ膜からなる第３の層間絶縁膜６ｃを全面に
厚さ５００〜６００ｎｍ堆積して表面を平坦化する。
ン膜が酸化シリコン膜２０の表面から完全に除去される
程度に塩素系ガスプラズマで第１のシリコン膜の表面を
エッチバックした後、図２（ｃ）のように、常圧ＣＶＤ
法でＢＰＳＧ膜からなる第３の層間絶縁膜６ｃを全面に
厚さ５００〜６００ｎｍ堆積して表面を平坦化する。
【００２９】次いで、図４（ａ）のように、Ｃ4Ｆ8とＯ
2を含むプラズマガスを使用してフォトレジスト膜パタ
ーン（表示していない）をマスクに第３の層間絶縁膜６
ｃ、酸化シリコン膜２０、第２の層間絶縁膜６ｂをエッ
チングして開口１８を形成して開口内に容量コンタクト
１０をプラグ状に露出させる。このプラズマガスエッチ
ングの際に、ディジット線７ｂはエッチングストッパ８
で被覆されているために、プラズマエッチングで侵食さ
れることが防止される。ディジット線７ｂ上のエッチン
グストッパ８は、プラズマエッチングガスに曝されるの
は、このエッチング工程だけであるので、耐エッチング
性低下もない。また、開口１８内に露出した容量コンタ
クト１０は下部電極の表面積増加と接続信頼性を向上す
る効果がある。なお、開口形成するためのフォトレジス
トのパターン精度低下を防止するために、第３の層間絶
縁膜上に酸化シリコン膜を形成してフォトレジスト膜を
形成してもよい。
2を含むプラズマガスを使用してフォトレジスト膜パタ
ーン（表示していない）をマスクに第３の層間絶縁膜６
ｃ、酸化シリコン膜２０、第２の層間絶縁膜６ｂをエッ
チングして開口１８を形成して開口内に容量コンタクト
１０をプラグ状に露出させる。このプラズマガスエッチ
ングの際に、ディジット線７ｂはエッチングストッパ８
で被覆されているために、プラズマエッチングで侵食さ
れることが防止される。ディジット線７ｂ上のエッチン
グストッパ８は、プラズマエッチングガスに曝されるの
は、このエッチング工程だけであるので、耐エッチング
性低下もない。また、開口１８内に露出した容量コンタ
クト１０は下部電極の表面積増加と接続信頼性を向上す
る効果がある。なお、開口形成するためのフォトレジス
トのパターン精度低下を防止するために、第３の層間絶
縁膜上に酸化シリコン膜を形成してフォトレジスト膜を
形成してもよい。
【００３０】次に、図４（ｂ）のように、開口１８内を
含む全面にＤＯＰＯＳ膜からなる第２のシリコン膜（表
示していない）を減圧ＣＶＤ法等で厚さ５０〜６０ｎｍ
堆積した後、塩素系プラズマガスで第２のシリコン膜を
エッチバックして下部電極３０ａを開口１８内にパター
ニングする。次いで下部電極３０ａ表面の自然酸化膜を
弗酸で除去した後、温度５５０〜６００℃の減圧ＣＶＤ
法でＳｉＨ4ガスを約３０分間熱処理し、ＳｉＨ4ガスを
止めてさらに約１時間熱処理して下部電極３０ａ表面に
ポリシリコンの半球状の結晶（ＨＳＧ−Ｓｉ１９ａで示
す）を成長させる。この処理で下部電極の表面積を増加
させることができる。
含む全面にＤＯＰＯＳ膜からなる第２のシリコン膜（表
示していない）を減圧ＣＶＤ法等で厚さ５０〜６０ｎｍ
堆積した後、塩素系プラズマガスで第２のシリコン膜を
エッチバックして下部電極３０ａを開口１８内にパター
ニングする。次いで下部電極３０ａ表面の自然酸化膜を
弗酸で除去した後、温度５５０〜６００℃の減圧ＣＶＤ
法でＳｉＨ4ガスを約３０分間熱処理し、ＳｉＨ4ガスを
止めてさらに約１時間熱処理して下部電極３０ａ表面に
ポリシリコンの半球状の結晶（ＨＳＧ−Ｓｉ１９ａで示
す）を成長させる。この処理で下部電極の表面積を増加
させることができる。
【００３１】次いで、図４（ｃ）のように、減圧ＣＶＤ
法でシリコン窒化膜を厚さ５〜１０ｎｍ、温度８００℃
の水蒸気熱酸化により酸化シリコン膜を所定の厚さ被覆
してパターニングし、容量絶縁膜４０ａを形成する。次
いで、ポリシリコン膜を厚さ２００〜３００ｎｍ堆積し
てパターニングして上部電極５０ａを形成し、シリンダ
構造の下部電極構造のキャパシタを有する半導体装置が
完成する。
法でシリコン窒化膜を厚さ５〜１０ｎｍ、温度８００℃
の水蒸気熱酸化により酸化シリコン膜を所定の厚さ被覆
してパターニングし、容量絶縁膜４０ａを形成する。次
いで、ポリシリコン膜を厚さ２００〜３００ｎｍ堆積し
てパターニングして上部電極５０ａを形成し、シリンダ
構造の下部電極構造のキャパシタを有する半導体装置が
完成する。
【００３２】上記の実施の形態では、第１〜第３の層間
絶縁膜としてＢＰＳＧ膜を使用したが、ＢＳＧ膜（ボロ
ンガラスを含む酸化シリコン膜）やＰＳＧ膜（リンガラ
スを含む酸化シリコン膜）を使用することもできる。
絶縁膜としてＢＰＳＧ膜を使用したが、ＢＳＧ膜（ボロ
ンガラスを含む酸化シリコン膜）やＰＳＧ膜（リンガラ
スを含む酸化シリコン膜）を使用することもできる。
【００３３】
【発明の効果】以上説明したように、本発明では、エッ
チングストッパ上に形成された第２および第３の層間絶
縁膜に第２の開口を設け、この開口内に容量コンタクト
をプラグ状に露出させ、この露出した容量コタクト表面
を含む前記第２の開口壁に下部電極用の第２のシリコン
膜を形成するために、下部電極の表面積を増大できキャ
パシタの容量を増加させることができる効果が得られ
る。
チングストッパ上に形成された第２および第３の層間絶
縁膜に第２の開口を設け、この開口内に容量コンタクト
をプラグ状に露出させ、この露出した容量コタクト表面
を含む前記第２の開口壁に下部電極用の第２のシリコン
膜を形成するために、下部電極の表面積を増大できキャ
パシタの容量を増加させることができる効果が得られ
る。
【００３４】また、本発明では、第２の開口形成時に、
第２の層間絶縁膜の下には第２の配線（ディジット線）
を被覆するエッチングストッパが存在するために第２の
開口深さがエッチングストッパで制御でき、第２の開口
形成位置がずれた場合でも、第２の配線とキャパシタの
下部電極間の絶縁性もこのエッチングストッパで保持で
きる効果がある。さらに、本発明では、容量絶縁膜形成
前に下部電極の表面に半球状のポリシリコン結晶（ＨＳ
Ｇ−Ｓｉという）を形成することにより下部電極表面積
がさらに増大でき、大容量のキャパシタを有する半導体
装置が提供できる。
第２の層間絶縁膜の下には第２の配線（ディジット線）
を被覆するエッチングストッパが存在するために第２の
開口深さがエッチングストッパで制御でき、第２の開口
形成位置がずれた場合でも、第２の配線とキャパシタの
下部電極間の絶縁性もこのエッチングストッパで保持で
きる効果がある。さらに、本発明では、容量絶縁膜形成
前に下部電極の表面に半球状のポリシリコン結晶（ＨＳ
Ｇ−Ｓｉという）を形成することにより下部電極表面積
がさらに増大でき、大容量のキャパシタを有する半導体
装置が提供できる。
【図１】本発明の第１および第２の実施の形態の半導体
装置の製造工程を説明するための半導体装置要部の拡大
断面図である。
装置の製造工程を説明するための半導体装置要部の拡大
断面図である。
【図２】図１に続く製造工程を説明するための半導体装
置要部の拡大断面図である。
置要部の拡大断面図である。
【図３】本発明の第１の実施の形態の半導体装置の図２
に続く製造工程を説明するための半導体装置要部の拡大
断面図である。
に続く製造工程を説明するための半導体装置要部の拡大
断面図である。
【図４】本発明の第２の実施の形態の半導体装置の図２
に続く製造工程を説明するための半導体装置要部の拡大
断面図である。
に続く製造工程を説明するための半導体装置要部の拡大
断面図である。
【図５】従来の半導体装置の製造工程を説明するための
半導体装置要部の拡大断面図である。
半導体装置要部の拡大断面図である。
【符号の説明】 １ 半導体基板 ２ 素子分離領域 ３ ゲート酸化膜 ４ ゲート電極 ５ ソース・ドレイン領域 ６ 層間絶縁膜 ６ａ 第１の層間絶縁膜 ６ｂ 第２の層間絶縁膜 ６ｃ 第３の層間絶縁膜 ７ 配線シリサイド ７ａ ワード線 ７ｂ ディジット線 ８ エッチングストッパ ９ 平坦化膜 １０ 容量コンタクト １０ａ 容量コンタクト孔 １１ 導電膜 １１ａ 導電膜パターン １２ ＢＰＳＧ膜 １２ａ ＢＰＳＧ膜コア １３ サイドウオール １４ 下部電極 １５ 容量絶縁膜 １６ 上部電極 １７ 第１のシリコン膜 １８ 開口 １９ 第２のシリコン膜 １９ａ ＨＳＧ−Ｓｉ ２０ 酸化シリコン膜 ３０，３０ａ 下部電極 ４０，４０ａ 容量絶縁膜 ５０，５０ａ 上部電極
Claims (6)
- 【請求項１】 半導体基板上に第１の配線を形成する工
程と、前記第１の配線上に第１の層間絶縁膜を形成する
工程と、前記第１の層間絶縁膜上に第２の配線を形成す
る工程と、前記第２の配線を被覆するようにエッチング
ストッパを形成する工程と、前記エッチングストッパ表
面を含む前記第１の層間絶縁膜上に第２の層間絶縁膜を
形成する工程と、前記第２の層間絶縁膜上に酸化シリコ
ン膜を形成する工程と、前記酸化シリコン膜の表面から
前記半導体基板表面に達する第１の開口を形成する工程
と、前記第１の開口に第１のシリコン膜を充填して容量
コンタクトを形成する工程と、前記容量コンタクトの上
面に接触して第３の層間絶縁膜を前記酸化シリコン膜上
に形成する工程と、前記第３の層間絶縁膜上から前記エ
ッチングストッパに達する第２の開口を形成して該第２
の開口内に前記容量コンタクトを露出させる工程と、前
記第２の開口内に露出した前記容量コンタクトおよび前
記エッチングストッパの表面を含む前記開口壁に第２の
シリコン膜を被覆して下部電極を形成する工程と、前記
下部電極の表面に容量絶縁膜と上部電極を順次形成する
工程とを含むことを特徴とする半導体装置の製造方法。 - 【請求項２】 前記エッチングストッパとしてＳｉＮ膜
またはＳｉＯＮ膜を使用した請求項１記載の半導体装置
の製造方法。 - 【請求項３】 前記第１の層間絶縁膜、前記第２の層間
絶縁膜および前記第３の層間絶縁膜がＢＰＳＧ膜、ＰＳ
Ｇ膜、ＢＳＧ膜の中から選ばれた一つである請求項１記
載の半導体装置の製造方法。 - 【請求項４】 前記容量絶縁膜として窒化シリコン膜と
酸化シリコン膜からなる複合膜を使用したことを特徴と
する請求項１記載の半導体装置の製造方法。 - 【請求項５】 前記下部電極の表面に半球状のポリシリ
コン結晶した後、前記容量絶縁膜と前記上部電極を順次
形成した請求項１記載の半導体装置の製造方法。 - 【請求項６】 前記上部電極としてポリシリコン膜を使
用した請求項１記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18271899A JP3202732B2 (ja) | 1999-06-29 | 1999-06-29 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18271899A JP3202732B2 (ja) | 1999-06-29 | 1999-06-29 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001015705A JP2001015705A (ja) | 2001-01-19 |
| JP3202732B2 true JP3202732B2 (ja) | 2001-08-27 |
Family
ID=16123238
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18271899A Expired - Fee Related JP3202732B2 (ja) | 1999-06-29 | 1999-06-29 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3202732B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005093714A (ja) | 2003-09-17 | 2005-04-07 | Nec Electronics Corp | 半導体装置およびその製造方法 |
-
1999
- 1999-06-29 JP JP18271899A patent/JP3202732B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2001015705A (ja) | 2001-01-19 |
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