JP2914359B2 - 半導体素子のキャパシタ形成方法 - Google Patents
半導体素子のキャパシタ形成方法Info
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- 238000000034 method Methods 0.000 title claims description 92
- 239000004065 semiconductor Substances 0.000 title claims description 80
- 239000003990 capacitor Substances 0.000 title claims description 51
- 238000003860 storage Methods 0.000 claims description 86
- 238000005530 etching Methods 0.000 claims description 53
- 239000000758 substrate Substances 0.000 claims description 30
- 125000006850 spacer group Chemical group 0.000 claims description 23
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 11
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 11
- 230000004888 barrier function Effects 0.000 claims description 9
- 239000005380 borophosphosilicate glass Substances 0.000 claims description 9
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 claims description 6
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 claims description 6
- 238000009413 insulation Methods 0.000 claims description 4
- 239000011810 insulating material Substances 0.000 claims description 3
- 238000000151 deposition Methods 0.000 claims 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims 2
- 239000000463 material Substances 0.000 claims 2
- 229910052814 silicon oxide Inorganic materials 0.000 claims 2
- 239000010408 film Substances 0.000 description 140
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 20
- 230000010354 integration Effects 0.000 description 11
- 229920005591 polysilicon Polymers 0.000 description 4
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 3
- 239000000126 substance Substances 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- HTXDPTMKBJXEOW-UHFFFAOYSA-N dioxoiridium Chemical compound O=[Ir]=O HTXDPTMKBJXEOW-UHFFFAOYSA-N 0.000 description 1
- 229910000457 iridium oxide Inorganic materials 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 description 1
- 229910052697 platinum Inorganic materials 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 238000007670 refining Methods 0.000 description 1
- 229910001925 ruthenium oxide Inorganic materials 0.000 description 1
- WOCIAKWEIIZHES-UHFFFAOYSA-N ruthenium(iv) oxide Chemical compound O=[Ru]=O WOCIAKWEIIZHES-UHFFFAOYSA-N 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 230000000087 stabilizing effect Effects 0.000 description 1
- 239000002887 superconductor Substances 0.000 description 1
- 229910001936 tantalum oxide Inorganic materials 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
- H10B12/318—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor the storage electrode having multiple segments
Landscapes
- Engineering & Computer Science (AREA)
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は半導体素子のキャパ
シタ形成方法に関し、特にコンタクトプラグの形成或い
は形成しない状態で半導体基板に接続するキャパシタを
形成するが、側壁の高いシリンダ型キャパシタを形成す
ることにより半導体素子の高集積化に十分な静電容量を
確保する技術に関する。
シタ形成方法に関し、特にコンタクトプラグの形成或い
は形成しない状態で半導体基板に接続するキャパシタを
形成するが、側壁の高いシリンダ型キャパシタを形成す
ることにより半導体素子の高集積化に十分な静電容量を
確保する技術に関する。
【０００２】
【従来の技術】半導体素子が高集積化し、セル大きさが
低減するに従い貯蔵電極の表面積に比例する静電容量を
十分に確保することが困難となっている。特に、単位セ
ルが一つのモストランジスタとキャパシタで構成される
ディラム素子は、チップで多面積を占めるキャパシタの
静電容量を大きくしながら面積を減少させることがディ
ラム素子の高集積化に重要な要因となる。
低減するに従い貯蔵電極の表面積に比例する静電容量を
十分に確保することが困難となっている。特に、単位セ
ルが一つのモストランジスタとキャパシタで構成される
ディラム素子は、チップで多面積を占めるキャパシタの
静電容量を大きくしながら面積を減少させることがディ
ラム素子の高集積化に重要な要因となる。
【０００３】よって、（Eo×Er×A ）/T（但し、前記Eo
は真空誘電率、前記Erは誘電膜の誘電率、前記A は貯蔵
電極の表面積、さらに前記T は誘電膜の厚さ）で示され
るキャパシタの静電容量Ｃを増加させるため、下部電極
の貯蔵電極の表面積を三次元的に増加させキャパシタを
形成した。しかし、製造工程が複雑であり半導体素子の
高集積化を難しくしている。
は真空誘電率、前記Erは誘電膜の誘電率、前記A は貯蔵
電極の表面積、さらに前記T は誘電膜の厚さ）で示され
るキャパシタの静電容量Ｃを増加させるため、下部電極
の貯蔵電極の表面積を三次元的に増加させキャパシタを
形成した。しかし、製造工程が複雑であり半導体素子の
高集積化を難しくしている。
【０００４】従来技術に基づく半導体素子のキャパシタ
形成方法を説明すれば以下の通りである。
形成方法を説明すれば以下の通りである。
【０００５】先ず、半導体基板上部にワードラインを形
成し、その上部を平坦化させる第１平坦化層を形成した
後、ビットラインコンタクトマスクを利用したエッチン
グ工程で前記半導体基板を露出させるビットラインコン
タクトホールを形成し、前記ビットラインコンタクトホ
ールを介し前記半導体基板に接続するビットラインを形
成する。
成し、その上部を平坦化させる第１平坦化層を形成した
後、ビットラインコンタクトマスクを利用したエッチン
グ工程で前記半導体基板を露出させるビットラインコン
タクトホールを形成し、前記ビットラインコンタクトホ
ールを介し前記半導体基板に接続するビットラインを形
成する。
【０００６】尚、全体表面上部を平坦化させる第２平坦
化層を形成し、キャパシタコンタクトマスクを利用した
エッチング工程で前記半導体基板を露出させる貯蔵電極
コンタクトホールを形成した後、後続工程で前記貯蔵電
極コンタクトホールを介し前記半導体基板に接続する三
次元的構造のキャパシタを形成する。
化層を形成し、キャパシタコンタクトマスクを利用した
エッチング工程で前記半導体基板を露出させる貯蔵電極
コンタクトホールを形成した後、後続工程で前記貯蔵電
極コンタクトホールを介し前記半導体基板に接続する三
次元的構造のキャパシタを形成する。
【０００７】ここで、前記ビットラインとキャパシタの
形成工程を変更して行うこともできる。しかし、前記の
ような従来技術は超高集積化した半導体素子に十分な静
電容量を確保できないため半導体素子の高集積化が困難
である。
形成工程を変更して行うこともできる。しかし、前記の
ような従来技術は超高集積化した半導体素子に十分な静
電容量を確保できないため半導体素子の高集積化が困難
である。
【０００８】そこで、従来技術の実施例のように貯蔵電
極の表面積を増加させキャパシタの静電容量を増加させ
る代りに、誘電常数Erの高い強誘電性のタンタリウム酸
化膜（Ta2O5 ）、BST （(Ba 、Sr)TiO3 ）膜、又はPZT
（Pb（Zr1 −XTiX）O3）（但し、X 、Y は組成比）膜で
前記数式より誘電体膜の厚さを表す前記T の厚さを薄く
し、高誘電率を有する誘電体膜を形成することにより半
導体素子の高集積化を可能にしたが、キャパシタの下部
電極である貯蔵電極表面に生じるヒルロック（hillock
）及びピンホール（pin hole）により電気的特性の不
安定性及び再現性の不足等の欠点を誘発している。
極の表面積を増加させキャパシタの静電容量を増加させ
る代りに、誘電常数Erの高い強誘電性のタンタリウム酸
化膜（Ta2O5 ）、BST （(Ba 、Sr)TiO3 ）膜、又はPZT
（Pb（Zr1 −XTiX）O3）（但し、X 、Y は組成比）膜で
前記数式より誘電体膜の厚さを表す前記T の厚さを薄く
し、高誘電率を有する誘電体膜を形成することにより半
導体素子の高集積化を可能にしたが、キャパシタの下部
電極である貯蔵電極表面に生じるヒルロック（hillock
）及びピンホール（pin hole）により電気的特性の不
安定性及び再現性の不足等の欠点を誘発している。
【０００９】よって、前記欠点を解決するため前記下部
電極及び上部電極でルテニウム酸化膜（RuO2）、白金
（Pt）、イリジウム酸化膜（IrO2）又はYBaCuO3 系超伝
導体を用いてキャパシタを形成しこれを安定化させて用
いたが、前記BST やPZT 等のように高誘電常数を有する
物質は薄膜で作製する場合、誘電常数が非常に減少し、
後続工程で形成されるキャパシタの容量を低減させた。
電極及び上部電極でルテニウム酸化膜（RuO2）、白金
（Pt）、イリジウム酸化膜（IrO2）又はYBaCuO3 系超伝
導体を用いてキャパシタを形成しこれを安定化させて用
いたが、前記BST やPZT 等のように高誘電常数を有する
物質は薄膜で作製する場合、誘電常数が非常に減少し、
後続工程で形成されるキャパシタの容量を低減させた。
【００１０】上述したように、従来技術に基づく半導体
素子のキャパシタ形成方法は、半導体素子の高集積化に
十分な静電容量の確保が難しく半導体素子の特性及び信
頼性を低下させ、それに伴う半導体素子の高集積化を難
しくする問題点を有する。
素子のキャパシタ形成方法は、半導体素子の高集積化に
十分な静電容量の確保が難しく半導体素子の特性及び信
頼性を低下させ、それに伴う半導体素子の高集積化を難
しくする問題点を有する。
【００１１】
【発明が解決しようとする課題】本発明は従来技術の問
題点を解決するため、ワードラインやビットラインの間
にワードラインやビットライン上部から三次元的構造を
有する貯蔵電極を形成することにより、後続工程で半導
体素子の高集積化に十分な静電容量を確保できるキャパ
シタを形成して半導体素子の特性及び信頼性を向上さ
せ、それに伴う半導体素子の高集積化を可能にする半導
体素子のキャパシタ形成方法を提供することにその目的
がある。
題点を解決するため、ワードラインやビットラインの間
にワードラインやビットライン上部から三次元的構造を
有する貯蔵電極を形成することにより、後続工程で半導
体素子の高集積化に十分な静電容量を確保できるキャパ
シタを形成して半導体素子の特性及び信頼性を向上さ
せ、それに伴う半導体素子の高集積化を可能にする半導
体素子のキャパシタ形成方法を提供することにその目的
がある。
【００１２】
【課題を解決するための手段】以上の目的の達成のた
め、本発明に基づく半導体素子のキャパシタ形成方法
は、半導体基板上部の平坦化層を形成する工程と、前記
半導体基板の予定の部分を露出させる貯蔵電極第１コン
タクトホールを形成するとともにビットラインコンタク
トホールを形成する工程と、前記貯蔵電極第１コンタク
トホールとビットラインコンタクトホールを埋込むコン
タクトプラグを第１導電層に形成する工程と、全体表面
上部に第１絶縁膜を所定厚さ形成しビットラインを形成
する工程と、全体表面上部に第２絶縁膜を所定厚さ形成
する工程と、前記第２絶縁膜上部構造を平坦化させる第
３絶縁膜を形成する工程と、前記貯蔵電極第１コンタク
トホールのコンタクトプラグを露出させる貯蔵電極第２
コンタクトホールを自己整列的なコンタクト工程で形成
する工程と、全体表面上部に第２導電層を所定厚さ形成
する工程と、前記貯蔵電極第２コンタクトホール側壁に
第４絶縁膜スペーサを形成する工程と、前記貯蔵電極第
２コンタクトホールを第３導電層に埋込む工程と、前記
第３絶縁膜が露出されるまで第２、第３導電層と第４絶
縁膜を平坦化エッチングする工程と、前記貯蔵電極第２
コンタクトホール内部の第４絶縁膜と、前記第３絶縁膜
を除去して表面積が増加した貯蔵電極を形成する第３絶
縁膜除去工程を含むことを第１特徴とする。
め、本発明に基づく半導体素子のキャパシタ形成方法
は、半導体基板上部の平坦化層を形成する工程と、前記
半導体基板の予定の部分を露出させる貯蔵電極第１コン
タクトホールを形成するとともにビットラインコンタク
トホールを形成する工程と、前記貯蔵電極第１コンタク
トホールとビットラインコンタクトホールを埋込むコン
タクトプラグを第１導電層に形成する工程と、全体表面
上部に第１絶縁膜を所定厚さ形成しビットラインを形成
する工程と、全体表面上部に第２絶縁膜を所定厚さ形成
する工程と、前記第２絶縁膜上部構造を平坦化させる第
３絶縁膜を形成する工程と、前記貯蔵電極第１コンタク
トホールのコンタクトプラグを露出させる貯蔵電極第２
コンタクトホールを自己整列的なコンタクト工程で形成
する工程と、全体表面上部に第２導電層を所定厚さ形成
する工程と、前記貯蔵電極第２コンタクトホール側壁に
第４絶縁膜スペーサを形成する工程と、前記貯蔵電極第
２コンタクトホールを第３導電層に埋込む工程と、前記
第３絶縁膜が露出されるまで第２、第３導電層と第４絶
縁膜を平坦化エッチングする工程と、前記貯蔵電極第２
コンタクトホール内部の第４絶縁膜と、前記第３絶縁膜
を除去して表面積が増加した貯蔵電極を形成する第３絶
縁膜除去工程を含むことを第１特徴とする。
【００１３】そして、半導体基板上部の平坦化層を形成
する工程と、前記半導体基板の予定部分を露出させる貯
蔵電極第１コンタクトホールを形成するとともにビット
ラインコンタクトホールを形成する工程と、前記貯蔵電
極第１コンタクトホールとビットラインコンタクトホー
ルを埋込むコンタクトプラグを第１導電層に形成する工
程と、全体表面上部に第１絶縁膜を所定厚さ形成しビッ
トラインを形成する工程と、全体表面上部に第２絶縁膜
を所定厚さ形成する工程と、前記第２絶縁膜上部構造を
平坦化させる第３絶縁膜を形成する工程と、前記第３絶
縁膜上部にエッチング障壁層を形成する工程と、前記貯
蔵電極第１コンタクトホールのコンタクトプラグを露出
させる貯蔵電極第２コンタクトホールを自己整列的なコ
ンタクトエッチング工程で形成する工程と、全体表面上
部に第２導電層を所定厚さ形成する工程と、前記貯蔵電
極第２コンタクトホール側壁に第４絶縁膜スペーサを形
成する工程と、前記貯蔵電極第２コンタクトホールを第
３導電層に埋込む工程と、前記第３絶縁膜が露出される
まで第２、３導電層と第４絶縁膜を平坦化エッチングす
る工程と、前記貯蔵電極第２コンタクトホール内部の第
４絶縁膜を除去し表面積が増加した貯蔵電極を形成する
工程を含むことを第２特徴とする。
する工程と、前記半導体基板の予定部分を露出させる貯
蔵電極第１コンタクトホールを形成するとともにビット
ラインコンタクトホールを形成する工程と、前記貯蔵電
極第１コンタクトホールとビットラインコンタクトホー
ルを埋込むコンタクトプラグを第１導電層に形成する工
程と、全体表面上部に第１絶縁膜を所定厚さ形成しビッ
トラインを形成する工程と、全体表面上部に第２絶縁膜
を所定厚さ形成する工程と、前記第２絶縁膜上部構造を
平坦化させる第３絶縁膜を形成する工程と、前記第３絶
縁膜上部にエッチング障壁層を形成する工程と、前記貯
蔵電極第１コンタクトホールのコンタクトプラグを露出
させる貯蔵電極第２コンタクトホールを自己整列的なコ
ンタクトエッチング工程で形成する工程と、全体表面上
部に第２導電層を所定厚さ形成する工程と、前記貯蔵電
極第２コンタクトホール側壁に第４絶縁膜スペーサを形
成する工程と、前記貯蔵電極第２コンタクトホールを第
３導電層に埋込む工程と、前記第３絶縁膜が露出される
まで第２、３導電層と第４絶縁膜を平坦化エッチングす
る工程と、前記貯蔵電極第２コンタクトホール内部の第
４絶縁膜を除去し表面積が増加した貯蔵電極を形成する
工程を含むことを第２特徴とする。
【００１４】尚、半導体基板上部にワードラインを形成
する工程と、前記ワードライン側壁に絶縁膜スペーサを
形成する工程と、全体表面上部に第１絶縁膜を所定厚さ
形成する工程と、全体表面上部に第１絶縁膜上部構造を
平坦化させる第２絶縁膜を形成する工程と、前記半導体
基板を露出させる貯蔵電極コンタクトホールを自己整列
的なコンタクトエッチング工程に形成する工程と、全体
表面上部に第１導電層を所定厚さ形成する工程と、前記
貯蔵電極コンタクトホール側壁に第３絶縁膜スペーサを
形成する工程と、前記貯蔵電極コンタクトホールを第２
導電層に埋込む工程と、前記第２絶縁膜が露出されるま
で第１、第２導電層と第３絶縁膜を平坦化エッチングす
る工程と、前記貯蔵電極コンタクトホール内部の第３絶
縁膜と、前記第２絶縁膜を除去し表面積が増加した貯蔵
電極を形成する工程を含むことを第３特徴とする。
する工程と、前記ワードライン側壁に絶縁膜スペーサを
形成する工程と、全体表面上部に第１絶縁膜を所定厚さ
形成する工程と、全体表面上部に第１絶縁膜上部構造を
平坦化させる第２絶縁膜を形成する工程と、前記半導体
基板を露出させる貯蔵電極コンタクトホールを自己整列
的なコンタクトエッチング工程に形成する工程と、全体
表面上部に第１導電層を所定厚さ形成する工程と、前記
貯蔵電極コンタクトホール側壁に第３絶縁膜スペーサを
形成する工程と、前記貯蔵電極コンタクトホールを第２
導電層に埋込む工程と、前記第２絶縁膜が露出されるま
で第１、第２導電層と第３絶縁膜を平坦化エッチングす
る工程と、前記貯蔵電極コンタクトホール内部の第３絶
縁膜と、前記第２絶縁膜を除去し表面積が増加した貯蔵
電極を形成する工程を含むことを第３特徴とする。
【００１５】さらに、半導体基板上部にワードラインを
形成する工程と、前記ワードライン側壁に絶縁膜スペー
サを形成する工程と、全体表面上部に第１絶縁膜を所定
厚さ形成する工程と、全体表面上部に第１絶縁膜上部構
造を平坦化させる第２絶縁膜を形成する工程と、前記第
２絶縁膜上部にエッチング障壁層を形成する工程と、前
記半導体基板を露出させる貯蔵電極コンタクトホールを
自己整列的なコンタクトエッチング工程に形成する工程
と、前記半導体基板に接続する第１導電層を所定厚さ形
成する工程と、前記貯蔵電極コンタクトホール側壁に第
３絶縁膜スペーサを形成する工程と、前記貯蔵電極コン
タクトホールを第２導電層に埋込む工程と、前記第２絶
縁膜が露出されるまで第１、２導電層と第３絶縁膜を平
坦化エッチングする工程と、前記貯蔵電極コンタクトホ
ール内部の第３絶縁膜を除去し表面積が増加した貯蔵電
極を形成する工程を含むことを第４特徴とする。
形成する工程と、前記ワードライン側壁に絶縁膜スペー
サを形成する工程と、全体表面上部に第１絶縁膜を所定
厚さ形成する工程と、全体表面上部に第１絶縁膜上部構
造を平坦化させる第２絶縁膜を形成する工程と、前記第
２絶縁膜上部にエッチング障壁層を形成する工程と、前
記半導体基板を露出させる貯蔵電極コンタクトホールを
自己整列的なコンタクトエッチング工程に形成する工程
と、前記半導体基板に接続する第１導電層を所定厚さ形
成する工程と、前記貯蔵電極コンタクトホール側壁に第
３絶縁膜スペーサを形成する工程と、前記貯蔵電極コン
タクトホールを第２導電層に埋込む工程と、前記第２絶
縁膜が露出されるまで第１、２導電層と第３絶縁膜を平
坦化エッチングする工程と、前記貯蔵電極コンタクトホ
ール内部の第３絶縁膜を除去し表面積が増加した貯蔵電
極を形成する工程を含むことを第４特徴とする。
【００１６】
【発明の実施の形態】以下、添付の図面を参照して本発
明を詳細に説明することにする。
明を詳細に説明することにする。
【００１７】図１ａ乃至図１ｅは、本発明の第１実施例
に係る半導体素子のキャパシタ形成方法を示す断面図で
ある。
に係る半導体素子のキャパシタ形成方法を示す断面図で
ある。
【００１８】先ず、半導体基板（１１）上部にワードラ
イン（図示せず）を形成する。尚、全体表面上部を平坦
化させる平坦化層（１３）を形成する。
イン（図示せず）を形成する。尚、全体表面上部を平坦
化させる平坦化層（１３）を形成する。
【００１９】この際、前記平坦化層（１３）はB.P.S.G
（BPSG：Boro Phospho Silicate Glass 、以下BPSGとす
る）、又はテオス（Tetra Ethyl Ortho Silicate、以下
TEOSとする）で形成する。
（BPSG：Boro Phospho Silicate Glass 、以下BPSGとす
る）、又はテオス（Tetra Ethyl Ortho Silicate、以下
TEOSとする）で形成する。
【００２０】その次に、ビットラインコンタクトマスク
（図示せず）と貯蔵電極コンタクトマスク（図示せず）
を利用したエッチング工程で前記半導体基板（１１）の
予定された部分、即ちソース／ドレイン接合領域（図示
せず）を露出させるビットラインコンタクトホール（図
示せず）と貯蔵電極第１コンタクトホール（１５）を形
成する。
（図示せず）と貯蔵電極コンタクトマスク（図示せず）
を利用したエッチング工程で前記半導体基板（１１）の
予定された部分、即ちソース／ドレイン接合領域（図示
せず）を露出させるビットラインコンタクトホール（図
示せず）と貯蔵電極第１コンタクトホール（１５）を形
成する。
【００２１】さらに、前記ビットラインコンタクトホー
ルと貯蔵電極コンタクトホール（１５）に第１多結晶シ
リコン膜（１７）で埋込み、ビットラインコンタクトプ
ラグと貯蔵電極コンタクトプラグを形成する。
ルと貯蔵電極コンタクトホール（１５）に第１多結晶シ
リコン膜（１７）で埋込み、ビットラインコンタクトプ
ラグと貯蔵電極コンタクトプラグを形成する。
【００２２】この際、前記ビットラインコンタクトプラ
グと貯蔵電極コンタクトプラグは、前記第１多結晶シリ
コン膜（１７）を前記貯蔵電極第１コンタクトホール
（１５）とビットラインコンタクトホールを埋込むよう
全体表面上部に蒸着し、前記第１多結晶シリコン膜（１
７）を全面エッチングして形成する。
グと貯蔵電極コンタクトプラグは、前記第１多結晶シリ
コン膜（１７）を前記貯蔵電極第１コンタクトホール
（１５）とビットラインコンタクトホールを埋込むよう
全体表面上部に蒸着し、前記第１多結晶シリコン膜（１
７）を全面エッチングして形成する。
【００２３】その次に、全体表面上部に第１絶縁膜（１
９）を所定厚さ形成する。この際、前記第１絶縁膜（１
９）は中温酸化膜（Middle Temp Oxide ：以下MTO とす
る）やTEOS酸化膜で形成する。
９）を所定厚さ形成する。この際、前記第１絶縁膜（１
９）は中温酸化膜（Middle Temp Oxide ：以下MTO とす
る）やTEOS酸化膜で形成する。
【００２４】さらに、前記ビットラインコンタクトプラ
グに接続するビットライン（２１）を形成する。この
際、前記ビットライン（２１）は後続工程の自己整列工
程のためビットライン上部にマスク酸化膜（２３）を形
成する。次に、全体表面上部に前記ビットライン（２
１）の絶縁特性を向上させるための第２絶縁膜であるシ
リコン窒化膜（２５）を所定厚さ形成する。この際、前
記第２絶縁膜は前記シリコン窒化膜（２５）のように酸
化膜と一定のエッチング選択比差を有する他の絶縁膜で
形成することができる。（図１ａ）
グに接続するビットライン（２１）を形成する。この
際、前記ビットライン（２１）は後続工程の自己整列工
程のためビットライン上部にマスク酸化膜（２３）を形
成する。次に、全体表面上部に前記ビットライン（２
１）の絶縁特性を向上させるための第２絶縁膜であるシ
リコン窒化膜（２５）を所定厚さ形成する。この際、前
記第２絶縁膜は前記シリコン窒化膜（２５）のように酸
化膜と一定のエッチング選択比差を有する他の絶縁膜で
形成することができる。（図１ａ）
【００２５】尚、全体表面上部に第３絶縁膜（２９）を
1,000 〜10,000Å程度の厚さに形成する。この際、第３
絶縁膜（２９）はBPSG、酸化膜又はプラズマ化学蒸着方
法（Plasma Enhenced Chemical Vapor Deposition 、以
下PECVD とする）の酸化膜等のように、前記第２絶縁膜
のシリコン窒化膜（２５）と一定のエッチング選択比差
を有する絶縁膜で形成する。
1,000 〜10,000Å程度の厚さに形成する。この際、第３
絶縁膜（２９）はBPSG、酸化膜又はプラズマ化学蒸着方
法（Plasma Enhenced Chemical Vapor Deposition 、以
下PECVD とする）の酸化膜等のように、前記第２絶縁膜
のシリコン窒化膜（２５）と一定のエッチング選択比差
を有する絶縁膜で形成する。
【００２６】次に、自己整列的なコンタクトエッチング
工程で前記貯蔵電極コンタクトプラグ（１７）を露出さ
せる貯蔵電極第２コンタクトホール（３１）を形成する
（図１ｂ）。さらに、全体表面上部に第２多結晶シリコ
ン膜（３３）を所定厚さ形成し、その上部に第４絶縁膜
（３５）の酸化膜を所定厚さ形成する。
工程で前記貯蔵電極コンタクトプラグ（１７）を露出さ
せる貯蔵電極第２コンタクトホール（３１）を形成する
（図１ｂ）。さらに、全体表面上部に第２多結晶シリコ
ン膜（３３）を所定厚さ形成し、その上部に第４絶縁膜
（３５）の酸化膜を所定厚さ形成する。
【００２７】その次に、前記第４絶縁膜（３５）を異方
性エッチングし前記貯蔵電極第２コンタクトホール（３
１）の側壁に形成された第２多結晶シリコン膜（３３）
上部に第４絶縁膜（３５）スペーサを形成する。（図１
ｃ）
性エッチングし前記貯蔵電極第２コンタクトホール（３
１）の側壁に形成された第２多結晶シリコン膜（３３）
上部に第４絶縁膜（３５）スペーサを形成する。（図１
ｃ）
【００２８】さらに、全体表面上部に第３多結晶シリコ
ン膜（３７）を所定厚さ蒸着して前記貯蔵電極第２コン
タクトホール（３１）を埋込み、前記第３絶縁膜（２
９）が露出するよう化学機械錬磨（Chemical Mechanica
l Polishing 、以下CMP とする）工程を行う。
ン膜（３７）を所定厚さ蒸着して前記貯蔵電極第２コン
タクトホール（３１）を埋込み、前記第３絶縁膜（２
９）が露出するよう化学機械錬磨（Chemical Mechanica
l Polishing 、以下CMP とする）工程を行う。
【００２９】その次に、露出した第４絶縁膜（３５）ス
ペーサと第３絶縁膜（２９）を除去する。この際、第４
絶縁膜（３５）スペーサと第３絶縁膜（２９）除去工程
は前記第２、３多結晶シリコン膜（３３、３７）及び第
２絶縁膜のシリコン窒化膜（２５）とのエッチング選択
比差を利用して行う。（図１ｃ、図１ｄ）
ペーサと第３絶縁膜（２９）を除去する。この際、第４
絶縁膜（３５）スペーサと第３絶縁膜（２９）除去工程
は前記第２、３多結晶シリコン膜（３３、３７）及び第
２絶縁膜のシリコン窒化膜（２５）とのエッチング選択
比差を利用して行う。（図１ｃ、図１ｄ）
【００３０】さらに、前記ビットライン（２１）表面に
形成された第２絶縁膜のシリコン窒化膜（２５）とのエ
ッチング選択比差を利用し、前記第３絶縁膜（２９）を
除去することによりビットライン（２１）とビットライ
ン（２１）の間に形成され、前記第２絶縁膜（２５）か
ら1,000 〜10,000Å程度の高さに側壁が形成されること
により表面積が増加したシリンダ型貯蔵電極（３９）を
形成する。この際、前記貯蔵電極（３９）は第１、２、
３多結晶シリコン膜（１７、３３、３７）で構成され
る。（図１ｅ）
形成された第２絶縁膜のシリコン窒化膜（２５）とのエ
ッチング選択比差を利用し、前記第３絶縁膜（２９）を
除去することによりビットライン（２１）とビットライ
ン（２１）の間に形成され、前記第２絶縁膜（２５）か
ら1,000 〜10,000Å程度の高さに側壁が形成されること
により表面積が増加したシリンダ型貯蔵電極（３９）を
形成する。この際、前記貯蔵電極（３９）は第１、２、
３多結晶シリコン膜（１７、３３、３７）で構成され
る。（図１ｅ）
【００３１】一方、前記本発明の第１実施例は前記図１
ｂの自己整列的なコンタクトエッチング工程前に前記第
３絶縁膜（２９）、及び第２、３多結晶シリコン膜（３
０、３７）とのエッチング選択比差を有するエッチング
障壁層（図示せず）を前記第３絶縁膜（２９）上部に形
成し、前記エッチング障壁層及び第２、３導電層とのエ
ッチング選択比差を利用して前記第４絶縁膜（３５）ス
ペーサを除去し、図１ｄの状態で誘電体膜と上部電極の
プレート電極を形成してキャパシタを形成することもで
きる。
ｂの自己整列的なコンタクトエッチング工程前に前記第
３絶縁膜（２９）、及び第２、３多結晶シリコン膜（３
０、３７）とのエッチング選択比差を有するエッチング
障壁層（図示せず）を前記第３絶縁膜（２９）上部に形
成し、前記エッチング障壁層及び第２、３導電層とのエ
ッチング選択比差を利用して前記第４絶縁膜（３５）ス
ペーサを除去し、図１ｄの状態で誘電体膜と上部電極の
プレート電極を形成してキャパシタを形成することもで
きる。
【００３２】さらに、前記図１ｃの工程でのように導電
層と絶縁層を多数形成するが最上部に導電層を形成し、
前記図１ｄの工程でのようにCMP 又は全面エッチング工
程を行い多重シリンダ型貯蔵電極を形成することもでき
る。図２ａ乃至図２ｅは、本発明の第２実施例に係る半
導体素子のキャパシタ形成方法を示す断面図である。
層と絶縁層を多数形成するが最上部に導電層を形成し、
前記図１ｄの工程でのようにCMP 又は全面エッチング工
程を行い多重シリンダ型貯蔵電極を形成することもでき
る。図２ａ乃至図２ｅは、本発明の第２実施例に係る半
導体素子のキャパシタ形成方法を示す断面図である。
【００３３】先ず、半導体基板（４１）上部にワードラ
イン（４３）を形成する。さらに、前記ワードライン
（４３）上部にマスク酸化膜（４５）を形成する。そし
て、前記マスク酸化膜（４５）と前記ワードライン（４
３）側壁に絶縁膜スペーサ（４７）を形成する。
イン（４３）を形成する。さらに、前記ワードライン
（４３）上部にマスク酸化膜（４５）を形成する。そし
て、前記マスク酸化膜（４５）と前記ワードライン（４
３）側壁に絶縁膜スペーサ（４７）を形成する。
【００３４】その次に、全体表面上部に第１絶縁膜のシ
リコン窒化膜（４９）を所定厚さ形成する。この際、前
記シリコン窒化膜（４９）は後続工程で用いられる酸化
膜とエッチング選択比差を有する絶縁物質に代えること
ができる。
リコン窒化膜（４９）を所定厚さ形成する。この際、前
記シリコン窒化膜（４９）は後続工程で用いられる酸化
膜とエッチング選択比差を有する絶縁物質に代えること
ができる。
【００３５】次に、全体表面上部に第２絶縁膜（５１）
を所定厚さ形成する。この際、前記第２絶縁膜（５１）
は1,000 〜10,000Å程度の厚さに形成したものであり、
BPSG、酸化膜又はプラズマ化学蒸着法（Plasma Enhence
d Chemical Vapor Deposition 、以下PECVD とする）の
酸化膜等のように、前記第１絶縁膜のシリコン窒化膜
（４９）と一定のエッチング選択比差を有する絶縁膜で
形成する。
を所定厚さ形成する。この際、前記第２絶縁膜（５１）
は1,000 〜10,000Å程度の厚さに形成したものであり、
BPSG、酸化膜又はプラズマ化学蒸着法（Plasma Enhence
d Chemical Vapor Deposition 、以下PECVD とする）の
酸化膜等のように、前記第１絶縁膜のシリコン窒化膜
（４９）と一定のエッチング選択比差を有する絶縁膜で
形成する。
【００３６】さらに、貯蔵電極コンタクトマスク（図示
せず）を利用したエッチング工程で前記第２絶縁膜（５
１）をエッチングし前記半導体基板（４１）の予定部
分、即ち、ソース／ドレイン接合領域（図示せず）を露
出させる貯蔵電極コンタクトホール（５３）を形成す
る。
せず）を利用したエッチング工程で前記第２絶縁膜（５
１）をエッチングし前記半導体基板（４１）の予定部
分、即ち、ソース／ドレイン接合領域（図示せず）を露
出させる貯蔵電極コンタクトホール（５３）を形成す
る。
【００３７】その次に、全体表面上部に第１多結晶シリ
コン膜（５５）を所定厚さ形成する。さらに、全体表面
上部に第３絶縁膜（５７）の酸化膜を所定厚さ形成する
（図２ａ）。尚、前記第３絶縁膜（５７）を異方性エッ
チングし前記貯蔵電極コンタクトホール（５３）の側壁
に形成された第１多結晶シリコン膜（５５）上部に第３
絶縁膜（５７）スペーサを形成する。（図２ｂ）
コン膜（５５）を所定厚さ形成する。さらに、全体表面
上部に第３絶縁膜（５７）の酸化膜を所定厚さ形成する
（図２ａ）。尚、前記第３絶縁膜（５７）を異方性エッ
チングし前記貯蔵電極コンタクトホール（５３）の側壁
に形成された第１多結晶シリコン膜（５５）上部に第３
絶縁膜（５７）スペーサを形成する。（図２ｂ）
【００３８】次に、全体表面上部に第２多結晶シリコン
膜（５９）を所定厚さ蒸着し前記貯蔵電極コンタクトホ
ール（５３）を埋込む。（図２ｃ）
膜（５９）を所定厚さ蒸着し前記貯蔵電極コンタクトホ
ール（５３）を埋込む。（図２ｃ）
【００３９】さらに、前記第１、２多結晶シリコン膜
（５５、５９）と第３絶縁膜（５７）スペーサをエッチ
ングするが、前記第２絶縁膜（５１）が露出されるまで
CMP 工程を行う。この際、CMP 工程は全面エッチング工
程に代えることもできる。
（５５、５９）と第３絶縁膜（５７）スペーサをエッチ
ングするが、前記第２絶縁膜（５１）が露出されるまで
CMP 工程を行う。この際、CMP 工程は全面エッチング工
程に代えることもできる。
【００４０】次に、前記露出した第３絶縁膜（５７）ス
ペーサを除去する。この際、前記第３絶縁膜（３５）ス
ペーサ除去工程は前記第１、２多結晶シリコン膜（５
５、５９）とのエッチング選択比差を利用して行う。
（図２ｄ）
ペーサを除去する。この際、前記第３絶縁膜（３５）ス
ペーサ除去工程は前記第１、２多結晶シリコン膜（５
５、５９）とのエッチング選択比差を利用して行う。
（図２ｄ）
【００４１】さらに、前記第２絶縁膜（５１）を除去す
るが、前記ワードライン（４３）表面に形成された第２
絶縁膜のシリコン窒化膜（２５）とのエッチング選択比
差を利用した湿式方法で除去することにより、前記第１
絶縁膜（４９）から1,000 〜10,000Å程度の高さに側壁
が形成され表面積が増加したシリンダ型貯蔵電極（６
１）を形成する。この際、前記貯蔵電極（６１）は第
１、２多結晶シリコン膜（５５、５９）で構成される。
（図１ｅ）
るが、前記ワードライン（４３）表面に形成された第２
絶縁膜のシリコン窒化膜（２５）とのエッチング選択比
差を利用した湿式方法で除去することにより、前記第１
絶縁膜（４９）から1,000 〜10,000Å程度の高さに側壁
が形成され表面積が増加したシリンダ型貯蔵電極（６
１）を形成する。この際、前記貯蔵電極（６１）は第
１、２多結晶シリコン膜（５５、５９）で構成される。
（図１ｅ）
【００４２】一方、前記本発明の第２実施例は前記図２
ａの自己整列的なコンタクトエッチング工程前に、前記
第３絶縁膜（５５）及び第１、２多結晶シリコン膜（５
５、５９）とのエッチング選択比差を有するエッチング
障壁層（図示せず）を、前記第２絶縁膜（５１）上部に
形成し、前記エッチング障壁層及び第２、３導電層との
エッチング選択比差を利用して前記第３絶縁膜（５５）
スペーサを除去し、図２ｄの状態で誘電体膜と上部電極
のプレート電極を構成しキャパシタを形成することもで
きる。
ａの自己整列的なコンタクトエッチング工程前に、前記
第３絶縁膜（５５）及び第１、２多結晶シリコン膜（５
５、５９）とのエッチング選択比差を有するエッチング
障壁層（図示せず）を、前記第２絶縁膜（５１）上部に
形成し、前記エッチング障壁層及び第２、３導電層との
エッチング選択比差を利用して前記第３絶縁膜（５５）
スペーサを除去し、図２ｄの状態で誘電体膜と上部電極
のプレート電極を構成しキャパシタを形成することもで
きる。
【００４３】さらに、前記図２ａの工程での通り導電層
と絶縁層を多数形成するが、最上部に導電層を形成する
順で前記貯蔵電極コンタクトホール（５３）を埋込み、
前記図２ｄの工程での通りCMP 又は全面エッチング工程
を行い多重シリコン型貯蔵電極を形成することもでき
る。
と絶縁層を多数形成するが、最上部に導電層を形成する
順で前記貯蔵電極コンタクトホール（５３）を埋込み、
前記図２ｄの工程での通りCMP 又は全面エッチング工程
を行い多重シリコン型貯蔵電極を形成することもでき
る。
【００４４】
【発明の効果】以上で説明したように、本発明に基づく
半導体素子のキャパシタ形成方法はワードラインやビッ
トラインの間にワードラインやビットライン上部から三
次元的構造を有する貯蔵電極を形成することにより、後
続工程で半導体素子の高集積化に十分な静電容量を確保
することができるキャパシタを形成し、半導体素子の特
性及び信頼性を向上させそれに伴う半導体素子の高集積
化を可能にする利点を有する。
半導体素子のキャパシタ形成方法はワードラインやビッ
トラインの間にワードラインやビットライン上部から三
次元的構造を有する貯蔵電極を形成することにより、後
続工程で半導体素子の高集積化に十分な静電容量を確保
することができるキャパシタを形成し、半導体素子の特
性及び信頼性を向上させそれに伴う半導体素子の高集積
化を可能にする利点を有する。
【図１ａ】本発明の第１実施例に係る半導体素子のキャ
パシタ形成方法を示す断面図である。
パシタ形成方法を示す断面図である。
【図１ｂ】本発明の第１実施例に係る半導体素子のキャ
パシタ形成方法を示す断面図である。
パシタ形成方法を示す断面図である。
【図１ｃ】本発明の第１実施例に係る半導体素子のキャ
パシタ形成方法を示す断面図である。
パシタ形成方法を示す断面図である。
【図１ｄ】本発明の第１実施例に係る半導体素子のキャ
パシタ形成方法を示す断面図である。
パシタ形成方法を示す断面図である。
【図１ｅ】本発明の第１実施例に係る半導体素子のキャ
パシタ形成方法を示す断面図である。
パシタ形成方法を示す断面図である。
【図２ａ】本発明の第２実施例に係る半導体素子のキャ
パシタ形成方法を示す断面図である。
パシタ形成方法を示す断面図である。
【図２ｂ】本発明の第２実施例に係る半導体素子のキャ
パシタ形成方法を示す断面図である。
パシタ形成方法を示す断面図である。
【図２ｃ】本発明の第２実施例に係る半導体素子のキャ
パシタ形成方法を示す断面図である。
パシタ形成方法を示す断面図である。
【図２ｄ】本発明の第２実施例に係る半導体素子のキャ
パシタ形成方法を示す断面図である。
パシタ形成方法を示す断面図である。
【図２ｅ】本発明の第２実施例に係る半導体素子のキャ
パシタ形成方法を示す断面図である。
パシタ形成方法を示す断面図である。
１１、４１ 半導体基板 １３ 平坦化層 １５ 貯蔵電極第１コンタクトホール １７、５５ 第１多結晶シリコン膜 １９ 第１絶縁膜 ２１ ビットライン ２３、４５ マスク酸化膜 ２５、４９ シリコン窒化膜 ２９、５７ 第３絶縁膜 ３１ 貯蔵電極第２コンタクトホール ３３、５９ 第２多結晶シリコン膜 ３５ 第４絶縁膜 ３７ 第３多結晶シリコン膜 ３９、６１ 貯蔵電極 ４３ ワードライン ４７ 絶縁膜スペーサ ５１ 第２絶縁膜 ５３ 貯蔵電極コンタクトホール
フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 27/04 H01L 21/822 H01L 21/8242 H01L 27/108
Claims (29)
- 【請求項１】 半導体素子のキャパシタ形成方法におい
て、 半導体基板上部の平坦化層を形成する工程と、
前記半導体基板の予定された部分を露出させる貯蔵電極
第１コンタクトホールを形成するとともにビットライン
コンタクトホールを形成する工程と、 前記貯蔵電極第１コンタクトホールと、ビットラインコ
ンタクトホールを埋込むコンタクトプラグを第１導電層
に形成する工程と、 全体表面上部に第１絶縁膜を所定厚さ形成し、ビットラ
インを形成する工程と、 全体表面上部に第２絶縁膜を所定厚さ形成する工程と、 前記第２絶縁膜上部構造を平坦化させる第３絶縁膜を形
成する工程と、 前記貯蔵電極第１コンタクトホールのコンタクトプラグ
を露出させる貯蔵電極第２コンタクトホールを自己整列
的なコンタクト工程で形成する工程と、 全体表面上部に第２導電層を所定厚さ形成する工程と、 前記貯蔵電極第２コンタクトホール側壁に第４絶縁膜ス
ペーサを形成する工程と、 前記貯蔵電極第２コンタクトホールを第３導電層に埋込
む工程と、 前記第３絶縁膜が露出するまで第２、３導電層と第４絶
縁膜を平坦化エッチングする工程と、 前記貯蔵電極第２コンタクトホール内部の第４絶縁膜
と、前記第３絶縁膜を除去し表面積が増加した貯蔵電極
を形成する第３絶縁膜除去工程を含むことを特徴とする
半導体素子のキャパシタ形成方法。 - 【請求項２】 前記平坦化層は、BPSG絶縁膜やTEOS絶縁
膜で形成することを特徴とする請求項１記載の半導体素
子のキャパシタ形成方法。 - 【請求項３】 前記第１絶縁膜は、MTO又はTEOS酸化膜
で形成することを特徴とする請求項１記載の半導体素子
のキャパシタ形成方法。 - 【請求項４】 前記ビットラインは、上側にマスク絶縁
膜が形成されたことを特徴とする請求項１記載の半導体
素子のキャパシタ形成方法。 - 【請求項５】 前記第２絶縁膜は、シリコン窒化膜のよ
うに酸化膜と一定のエッチング選択比差を有する絶縁物
質で形成することを特徴とする請求項１記載の半導体素
子のキャパシタ形成方法。 - 【請求項６】 前記第３絶縁膜は、BPSG絶縁膜、シリコ
ン酸化膜又はPECVD酸化膜で形成することを特徴とする
請求項１記載の半導体素子のキャパシタ形成方法。 - 【請求項７】 前記第３絶縁膜は、1,000 〜10,000Å程
度の厚さに形成することを特徴とする請求項１又は６記
載の半導体素子のキャパシタ形成方法。 - 【請求項８】 前記第４絶縁膜は、酸化膜で形成するこ
とを特徴とする請求項１記載の半導体素子のキャパシタ
形成方法。 - 【請求項９】 前記平坦化エッチング工程は、CMP 工程
で行うことを特徴とする請求項１記載の半導体素子のキ
ャパシタ形成方法。 - 【請求項１０】 前記平坦化エッチング工程は、全面エ
ッチング工程で行うことを特徴とする請求項１記載の半
導体素子のキャパシタ形成方法。 - 【請求項１１】 前記第３絶縁膜除去工程は、前記第
２、３導電層そして第２絶縁膜とのエッチング選択比差
を利用して行うことを特徴とする請求項１記載の半導体
素子のキャパシタ形成方法。 - 【請求項１２】 前記貯蔵電極は、第２導電層と第４絶
縁膜順に多数形成して前記第３導電層を蒸着した後、後
続工程を行い表面積がさらに増加した多重シリンダ型に
形成することを特徴とする請求項１記載の半導体素子の
キャパシタ形成方法。 - 【請求項１３】 半導体素子のキャパシタ形成方法にお
いて、 半導体基板上部の平坦化層を形成する工程と、 前記半導体基板の予定された部分を露出させる貯蔵電極
第１コンタクトホールを形成するとともに、ビットライ
ンコンタクトホールを形成する工程と、 前記貯蔵電極第１コンタクトホールとビットラインコン
タクトホールを埋込むコンタクトプラグを第１導電層に
形成する工程と、 全体表面上部に第１絶縁膜を所定厚さ形成しビットライ
ンを形成する工程と、 全体表面上部に第２絶縁膜を所定厚さ形成する工程と、 前記第２絶縁膜上部構造を平坦化させる第３絶縁膜を形
成する工程と、 前記第３絶縁膜上部にエッチング障壁層を形成する工程
と、 前記貯蔵電極第１コンタクトホールのコンタクトプラグ
を露出させる貯蔵電極第２コンタクトホールを、自己整
列的なコンタクト工程で形成する工程と、全体表面上部
に第２導電層を所定厚さ形成する工程と、 前記貯蔵電極第２コンタクトホール側壁に第４絶縁膜ス
ペーサを形成する工程と、 前記貯蔵電極第２コンタクトホールを第３導電層に埋込
む工程と、 前記第３絶縁膜が露出するまで第２、３導電層と第４絶
縁膜を平坦化エッチングする工程と、 前記貯蔵電極第２コンタクトホール内部の第４絶縁膜を
除去し、表面積が増加した貯蔵電極を形成する工程を含
む半導体素子のキャパシタ形成方法。 - 【請求項１４】 前記エッチング障壁層は、前記第３絶
縁膜及び第２、３導電層とエッチング選択比差を有する
物質で形成することを特徴とする請求項１３記載の半導
体素子のキャパシタ形成方法。 - 【請求項１５】 前記貯蔵電極は第２導電層と第４絶縁
膜順に多数形成し、前記第３導電層を蒸着した後、後続
工程を行い表面積がさらに増加した多重シリンダ型に形
成することを特徴とする請求項１３記載の半導体素子の
キャパシタ形成方法。 - 【請求項１６】 半導体素子のキャパシタ形成方法にお
いて、 半導体基板上部にワードラインを形成する工程と、 前記ワードライン側壁に絶縁膜スペーサを形成する工程
と、 全体表面上部に第１絶縁膜を所定厚さ形成する工程と、 全体表面上部に第１絶縁膜上部構造を平坦化させる第２
絶縁膜を形成する工程と、 前記半導体基板を露出させる貯蔵電極コンタクトホール
を自己整列的なコンタクトエッチング工程で形成する工
程と、 全体表面上部に第１導電層を所定厚さ形成する工程と、 前記貯蔵電極コンタクトホール側壁に第３絶縁膜スペー
サを形成する工程と、 前記貯蔵電極コンタクトホールを第２導電層に埋込む工
程と、 前記第２絶縁膜が露出するまで第１、第２導電層と第３
絶縁膜を平坦化エッチングする工程と、 前記貯蔵電極コンタクトホール内部の第３絶縁膜と、前
記第２絶縁膜を除去し表面積が増加した貯蔵電極を形成
する工程を含むことを特徴とする半導体素子のキャパシ
タ形成方法。 - 【請求項１７】 前記第１絶縁膜は、MTO 又はTEOS酸化
膜で形成することを特徴とする請求項１６記載の半導体
素子のキャパシタ形成方法。 - 【請求項１８】 前記ワードラインは、上側にマスク絶
縁膜が形成されたことを特徴とする請求項１６記載の半
導体素子のキャパシタ形成方法。 - 【請求項１９】 前記第２絶縁膜は、シリコン窒化膜の
ように酸化膜と一定のエッチング選択比差を有する絶縁
物質で形成することを特徴とする請求項１６記載の半導
体素子のキャパシタ形成方法。 - 【請求項２０】 前記第３絶縁膜は、BPSG絶縁膜、シリ
コン酸化膜、又はPECVD 酸化膜で形成することを特徴と
する請求項１６記載の半導体素子のキャパシタ形成方
法。 - 【請求項２１】 前記第３絶縁膜は、1,000 〜10,000Å
程度の厚さに形成することを特徴とする請求項１６又は
２０記載の半導体素子のキャパシタ形成方法。 - 【請求項２２】 前記第４絶縁膜は、酸化膜で形成する
ことを特徴とする請求項１６記載の半導体素子のキャパ
シタ形成方法。 - 【請求項２３】 前記平坦化エッチング工程は、CMP 工
程で行うことを特徴とする請求項１６記載の半導体素子
のキャパシタ形成方法。 - 【請求項２４】 前記平坦化エッチング工程は、全面エ
ッチング工程で行うことを特徴とする請求項１６記載の
半導体素子のキャパシタ形成方法。 - 【請求項２５】 前記第３絶縁膜除去工程は、前記第
２、３導電層及び第２絶縁膜とのエッチング選択比差を
利用して行うことを特徴とする請求項１６記載の半導体
素子のキャパシタ形成方法。 - 【請求項２６】 前記貯蔵電極は、第２導電層と第４絶
縁膜順に多数形成し前記第３導電層を蒸着した後、後続
工程を行い表面積がさらに増加した多重シリンダ型に形
成することを特徴とする請求項１６記載の半導体素子の
キャパシタ形成方法。 - 【請求項２７】 半導体素子のキャパシタ形成方法にお
いて、 半導体基板上部にワードラインを形成する工程と、 前記ワードライン側壁に絶縁膜スペーサを形成する工程
と、 全体表面上部に第１絶縁膜を所定厚さ形成する工程と、 全体表面上部に第１絶縁膜上部構造を平坦化させる第２
絶縁膜を形成する工程と、 前記第２絶縁膜上部にエッチング障壁層を形成する工程
と、 前記半導体基板を露出させる貯蔵電極コンタクトホール
を自己整列的なコンタクトエッチング工程で形成する工
程と、 前記半導体基板に接続する第１導電層を所定厚さ形成す
る工程と、 前記貯蔵電極コンタクトホール側壁に第３絶縁膜スペー
サを形成する工程と、 前記貯蔵電極コンタクトホールを第２導電層に埋込む工
程と、 前記第２絶縁膜が露出するまで、第１、２導電層と第３
絶縁膜を平坦化エッチングする工程と、 前記貯蔵電極コンタクトホール内部の第３絶縁膜を除去
し、表面積が増加した貯蔵電極を形成する工程を含む半
導体素子のキャパシタ形成方法。 - 【請求項２８】 前記エッチング障壁層は、前記第３絶
縁膜及び第１、２導電層とエッチング選択比差を有する
物質で形成することを特徴とする請求項２７記載の半導
体素子のキャパシタ形成方法。 - 【請求項２９】 前記貯蔵電極は、第１導電層と第３絶
縁膜順にそれぞれ所定厚さ多数形成し、前記第３導電層
を蒸着した後、後続工程を行い表面積がさらに増加した
多重シリンダ型に形成することを特徴とする請求項２７
記載の半導体素子のキャパシタ形成方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960038863A KR100246989B1 (ko) | 1996-09-09 | 1996-09-09 | 반도체소자의 캐패시터 형성방법 |
| KR38863/1996 | 1996-09-09 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1098155A JPH1098155A (ja) | 1998-04-14 |
| JP2914359B2 true JP2914359B2 (ja) | 1999-06-28 |
Family
ID=19473096
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9254092A Expired - Fee Related JP2914359B2 (ja) | 1996-09-09 | 1997-09-04 | 半導体素子のキャパシタ形成方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5854107A (ja) |
| JP (1) | JP2914359B2 (ja) |
| KR (1) | KR100246989B1 (ja) |
| TW (1) | TW399323B (ja) |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW354426B (en) * | 1997-11-14 | 1999-03-11 | United Microelectronics Corp | Method for manufacturing a DRAM capacitor |
| US6165833A (en) * | 1997-12-19 | 2000-12-26 | Micron Technology, Inc. | Semiconductor processing method of forming a capacitor |
| US6911371B2 (en) | 1997-12-19 | 2005-06-28 | Micron Technology, Inc. | Capacitor forming methods with barrier layers to threshold voltage shift inducing material |
| US6700145B1 (en) * | 1998-04-30 | 2004-03-02 | International Business Machines Corporation | Capacitor with high charge storage capacity |
| US6236113B1 (en) | 1999-03-05 | 2001-05-22 | Sharp Laboratories Of America, Inc. | Iridium composite barrier structure and method for same |
| US6190963B1 (en) | 1999-05-21 | 2001-02-20 | Sharp Laboratories Of America, Inc. | Composite iridium-metal-oxygen barrier structure with refractory metal companion barrier and method for same |
| US6399521B1 (en) | 1999-05-21 | 2002-06-04 | Sharp Laboratories Of America, Inc. | Composite iridium barrier structure with oxidized refractory metal companion barrier and method for same |
| US6420740B1 (en) | 1999-05-24 | 2002-07-16 | Sharp Laboratories Of America, Inc. | Lead germanate ferroelectric structure with multi-layered electrode |
| KR100555477B1 (ko) * | 1999-06-17 | 2006-03-03 | 삼성전자주식회사 | 반도체 소자의 커패시터 제조방법 |
| KR100546112B1 (ko) * | 1999-12-28 | 2006-01-24 | 주식회사 하이닉스반도체 | 반도체소자의 제조방법 |
| US6303502B1 (en) | 2000-06-06 | 2001-10-16 | Sharp Laboratories Of America, Inc. | MOCVD metal oxide for one transistor memory |
| US6218242B1 (en) * | 2000-09-13 | 2001-04-17 | Vanguard International Semiconductor Corp. | Method for fabricating capacitors in semiconductor integrated circuit |
| US6541385B2 (en) | 2001-05-14 | 2003-04-01 | Sharp Laboratories Of America, Inc. | Method for plasma etching of Ir-Ta-O electrode and for post-etch cleaning |
| JP2004014714A (ja) * | 2002-06-05 | 2004-01-15 | Mitsubishi Electric Corp | キャパシタの製造方法 |
| JP2007013081A (ja) * | 2005-06-30 | 2007-01-18 | Hynix Semiconductor Inc | 深いコンタクトホールを有する半導体素子の製造方法 |
| US8974685B2 (en) | 2009-05-21 | 2015-03-10 | Stella Chemifa Corporation | Fine-processing agent and fine-processing method |
| DE102017102700A1 (de) | 2017-02-10 | 2018-09-13 | Atg Luther & Maelzer Gmbh | Prüfvorrichtung und Verfahren zum Prüfen von Leiterplatten |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5097381A (en) * | 1990-10-11 | 1992-03-17 | Micron Technology, Inc. | Double sidewall trench capacitor cell |
| US5126280A (en) * | 1991-02-08 | 1992-06-30 | Micron Technology, Inc. | Stacked multi-poly spacers with double cell plate capacitor |
| KR940006682B1 (ko) * | 1991-10-17 | 1994-07-25 | 삼성전자 주식회사 | 반도체 메모리장치의 제조방법 |
| US5150276A (en) * | 1992-01-24 | 1992-09-22 | Micron Technology, Inc. | Method of fabricating a vertical parallel cell capacitor having a storage node capacitor plate comprising a center fin effecting electrical communication between itself and parallel annular rings |
| KR960012257B1 (ko) * | 1993-02-12 | 1996-09-18 | 엘지반도체 주식회사 | 반도체 장치의 캐패시터 노드 제조방법 |
| KR960009188A (ko) * | 1994-08-10 | 1996-03-22 | 김주용 | 반도체소자의 전하보존전극 제조방법 |
| US5688713A (en) * | 1996-08-26 | 1997-11-18 | Vanguard International Semiconductor Corporation | Method of manufacturing a DRAM cell having a double-crown capacitor using polysilicon and nitride spacers |
-
1996
- 1996-09-09 KR KR1019960038863A patent/KR100246989B1/ko not_active IP Right Cessation
-
1997
- 1997-09-02 TW TW086112583A patent/TW399323B/zh not_active IP Right Cessation
- 1997-09-04 JP JP9254092A patent/JP2914359B2/ja not_active Expired - Fee Related
- 1997-09-05 US US08/924,843 patent/US5854107A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| KR100246989B1 (ko) | 2000-03-15 |
| JPH1098155A (ja) | 1998-04-14 |
| KR19980020386A (ko) | 1998-06-25 |
| US5854107A (en) | 1998-12-29 |
| TW399323B (en) | 2000-07-21 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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|
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