JPH11103029A

JPH11103029A - 容量素子、それを用いた半導体記憶装置およびその製造方法

Info

Publication number: JPH11103029A
Application number: JP9264344A
Authority: JP
Inventors: Hirotaka Koga; 洋貴古賀
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1997-09-29
Filing date: 1997-09-29
Publication date: 1999-04-13

Abstract

(57)【要約】（修正有）【課題】プロセスマージンの大きい容量素子の構造
と、工程が簡易化され、歩留まりの良い容量素子の製造
方法を提供する。【解決手段】半導体基板上に、下部電極１２と、この
下部電極上に形成された容量絶縁膜１３と、この容量絶
縁膜上に形成された上部電極と、誘電率が前記容量絶縁
膜１３より小さい材料で形成され少なくとも下部電極を
覆うサイドウォール絶縁膜１５とを有する容量素子にお
いて、前記上部電極が第１の上部電極１４と第２の上部
電極１６とによって構成され、前記下部電極、前記容量
絶縁膜および前記第１の上部電極からなる３層構造を１
つの単位として隣接する３層構造単位から分離され、こ
の３層構造単位の側面の少なくとも下部電極部分を前記
サイドウォール絶縁膜が覆い、前記第２の上部電極が前
記第１の上部電極を覆って相互に接続するように形成さ
れた容量素子。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、容量素子に関し、
特にＭＯＳトランジスタと組み合わせて使用されるキャ
パシタ部分を構成する容量素子に関する。また本発明は
この容量素子とトランジスタを組み合わせた半導体記憶
装置およびその製造方法に関する。

【０００２】

【従来の技術】従来、半導体記憶装置としてトランジス
タとキャパシタとの組み合わせでメモリセルを構成する
ダイナミックランダムアクセスメモリ（ＤＲＡＭ）がよ
く知られており、高密度化、高集積化に伴いキャパシタ
の実効面積が縮小される中でその容量の値をいかに一定
以上確保するかということが重要な課題となっている。
その解決策としてキャパシタの容量絶縁膜に誘電率の高
い材料を用いる方法がある。

【０００３】図６（ａ）ないし（ｃ）を参照して第１の
従来技術を説明する。この技術は１９９６シンポジウム
オンＶＬＳＩテクノロジーダイジェストオブ
テクニカルペーパーズ（１９９６Ｓｙｍｐｏｓｉ
ｕｍｏｎＶＬＳＩＴｅｃｈｎｏｌｏｇｙＤｉｇ
ｅｓｔｏｆＴｅｃｈｎｉｃａｌＰａｐｅｒｓ）の
２８−２９ページに掲載された、ショウジ（Ｓｈｏｊ
ｉ）らの“ア７．０３−μｍ² Ｖｃｃ／２ノンボ
ラタイルＤＲＡＭセルウィズアＰｔ／ＰＺＴ
／Ｐｔ／ＴｉＮキャパシタパターンドバイワン
−マスクドライエッチング”（“Ａ７．０３−μｍ
² Ｖｃｃ／２ＮｏｎｖｏｌａｔｉｌｅＤＲＡＭ
ＣｅｌｌｗｉｔｈａＰｔ／ＰＺＴ／Ｐｔ／ＴｉＮ
ＣａｐａｃｉｔｏｒＰａｔｔｅｒｎｅｄｂｙＯ
ｎｅ−ＭａｓｋＤｒｙＥｔｃｈｉｎｇ”）と題する
論文中に詳しく説明されている。

【０００４】まず図６（ａ）に示すように、素子分離酸
化膜１０２とメモリセルトランジスタ１０３とビットコ
ンタクトホール１０８とビット線１０９と層間絶縁膜１
１０があらかじめ形成されているシリコン基板１０１上
に、キャパシタの蓄積電極とメモリセルトランジスタの
拡散層とを接続する容量コンタクトホール１１１を開口
し、その中を不純物をドープしポリシリコンで充填す
る。

【０００５】容量コンタクトホール１１１内を不純物が
ドープされたポリシリコンで充填するのは次のようにし
て行われる。まずウエハー全面に不純物がドープされた
ポリシリコンを成膜する。成膜する膜厚は容量コンタク
トホールが完全に充填される膜厚を選択する。次に異方
性ドライエッチング技術を用いてウエハー全面をエッチ
バックする。このエッチバックを容量コンタクトホール
以外の場所に成膜されたポリシリコンが完全にエッチン
グ除去されるまで続ける。また、エッチング条件を調節
することによって層間絶縁膜とポリシリコンのエッチン
グレートを等しくすることができ、この条件を用いてエ
ッチバックを行って図６（ａ）の形状を得る。

【０００６】次に全面に窒化チタンを成膜し（図示省
略）、その後キャパシタの下部電極となる白金を全面に
成膜する。次にキャパシタの容量絶縁膜として金属酸化
物のチタン酸鉛ジルコニウム（Ｐｂ（Ｚｒ_1-x，Ｔｉ_x）
Ｏ₃、以下ＰＺＴと略す）を全面に成膜する。更にキャ
パシタの上部電極となる白金を全面に成膜し、その上に
キャパシタ電極を形成するときにエッチングマスクとす
るタングステンを全面に成膜する。リソグラフィー技術
を用いてキャパシタ電極を形成する位置にレジストパタ
ーンを形成する。このレジストパターンをマスクとして
タングステンをエッチングし、レジストを除去してハー
ドマスクを形成する。次にこのタングステンハードマス
クをエッチングマスクとして上部電極１１４となる白
金、容量絶縁膜１１３となるＰＺＴ、下部電極１１２と
なる白金を連続してエッチングする。その後、ハードマ
スクとして用いたタングステンを選択的に除去して図６
（ｂ）の形状を得る。

【０００７】次に図６（ｃ）に示すように、シリコン酸
化膜１２１を全面に成膜し、引き続きリソグラフィ技術
とドライエッチング技術を用いてキャパシタの上部電極
部分のシリコン酸化膜を除去する。次に各々のキャパシ
タの上部電極同士を相互に接続するためにタングステン
を成膜し、図示しない不要部分を除去してキャパシタの
第２の上部電極１１６を完成させる。以上のようにして
トランジスタとキャパシタとを組み合わせたメモリセル
を形成する。

【０００８】しかし、この従来技術によるメモリセルの
構造では、キャパシタを形成するためにリソグラフィ技
術を４回使用するために、製造コストが高いという問題
点があった。即ち、図６（ａ）で示すように、キャパシ
タの下部電極１１２とメモリセルトランジスタの拡散層
とを接続する容量コンタクトホール１１１を開口するた
めのリソグラフィ、図６（ｂ）で示すように、キャパシ
タの下部電極１１２、容量絶縁膜１１３、上部電極１１
４を各々のメモリセルごとに分離、形成するためのリソ
グラフィ、図６（ｃ）で示すように、キャパシタ上に形
成したシリコン酸化膜１２１のキャパシタ上部電極１１
４上を開口するためのリソグラフィ、図示しないが図６
（ｃ）後に行われる、前記第２の上部電極１１６を形成
するために行うリソグラフィの４回である。

【０００９】このようにリソグラフィ工程数が多いと、
製造コストが高くなるばかりではなく、素子の歩留まり
を低下させる大きな要因にもなる。リソグラフィ技術は
高精度の重ねあわせが必要であり、許容される量以上の
重ねあわせずれが生じると短絡あるいは断線等により素
子が正常に機能しなくなり歩留まりが下がるからであ
る。従来技術による製造方法ではリソグラフィ技術を４
回使用するため、その分歩留まりが低下する欠点があ
る。

【００１０】この問題を解決するために、特開平６−２
０４４３１号公報では、次にような提案がなされてい
る。これを図７（ａ）ないし図７（ｃ）を用いて説明す
る。

【００１１】まず図７（ａ）に示すように、素子分離酸
化膜２０２とメモリセルトランジスタ２０３と第１の層
間絶縁膜２０７があらかじめ形成されているシリコン基
板２０１に、キャパシタの蓄積電極とメモリセルトラン
ジスタの拡散層とを接続する容量コンタクトホール２１
１を開口し、その中を不純物がドープされたポリシリコ
ンで充填する。

【００１２】次に全面にキャパシタの下部電極となるル
テニウム膜２１７を膜厚１００ｎｍに全面に成膜する。
次にタンタル膜を膜厚１００ｎｍに全面に成膜し、この
タンタル膜を所定の条件で酸化してキャパシタの容量絶
縁膜としてのタンタル酸化膜２１８を形成し、図７
（ａ）の形状を得る。

【００１３】次に、これらの膜を同一平面形状にパター
ニングすることにより、ＤＲＡＭのキャパシタの下部電
極２１２をルテニウム膜から構成し、これと同一平面形
状の容量絶縁膜２１３をタンタル酸化膜から構成する。
このようにして図７（ｂ）の形状を得る。

【００１４】次に図７（ｃ）に示すように、サイドウォ
ール絶縁膜となるシリコン酸化膜を成膜した後に全面を
エッチバックすることにより、タンタル酸化膜とルテニ
ウム膜の側壁にサイドウォール絶縁膜２１５を残すよう
に形成する。

【００１５】しかる後、図７（ｄ）に示すようにキャパ
シタの上部電極２１４として窒化チタン膜を成膜し、電
極となる以外の部分をエッチング除去する。

【００１６】次に図７（ｅ）で示すように、第２の層間
絶縁膜２１０としてシリコン酸化膜を成膜し、選択的に
除去して複数のビットコンタクトホール２０８を形成す
る。その後タングステンシリサイドを成膜し、パターニ
ングすることによりビット線２０９を形成してメモリセ
ルを構成する。

【００１７】この方法を用いればキャパシタを形成する
ためにリソグラフィ技術は３回ですむ。即ち、図７
（ａ）で示すように、キャパシタの下部電極２１２とメ
モリセルトランジスタの拡散層とを接続する容量コンタ
クトホール２１１を開口するためのリソグラフィ、図７
（ｂ）で示すように、キャパシタの下部電極２１２、容
量絶縁膜２１３を各々のメモリセルごとに分離、形成す
るためのリソグラフィ、図７（ｄ）で示すように、キャ
パシタの上部電極２１４として窒化チタン膜を成膜し、
電極となる以外の部分をエッチング除去するために行う
リソグラフィの３回である。

【００１８】

【発明が解決しようとする課題】しかしこの方法は、プ
ロセスマージンが少ない工程を含むために歩留まりが低
くなりやすい問題があった。タンタル酸化膜とルテニウ
ム膜の側壁に残余させるサイドウォール絶縁膜２１５を
形成する工程において、エッチバック後のサイドウォー
ルの上端は容量絶縁膜であるタンタル膜の上面と下面と
の間になければならない。

【００１９】もし、エッチバックが足りずにサイドウォ
ールの上端がタンタル膜の上面よりも上になったとする
と、タンタル膜の上面にサイドウォール絶縁膜が残って
おり、この上に上部電極２１４が形成されるので、容量
絶縁膜はタンタル酸化膜とシリコン酸化膜の複合膜とな
る。サイドウォール絶縁膜は比誘電率の小さいシリコン
酸化膜であるのでキャパシタ容量が小さくなる。

【００２０】一方、もしエッチバック過多で、サイドウ
ォールの上端がタンタル膜の下面よりも下になったとす
ると、下部電極２１２の側壁が露出しているということ
になり、この状態で上部電極２１４を形成すると上部電
極と下部電極がショートして正常な動作ができなくな
る。

【００２１】つまり、これらの不具合を避けるために、
キャパシタのサイドウォール絶縁膜２１５形成時のエッ
チバック工程において、サイドウォールの上端が容量絶
縁膜であるタンタル膜の上面と下面との間になるように
しなければならない。ところがこのタンタル膜の膜厚は
実際およそ１００ｎｍ以下であり、この範囲でエッチバ
ック量を制御するのは非常に困難である。

【００２２】本発明は、このような問題点に鑑みてなさ
れたものであり、プロセスマージンの大きい容量素子の
構造を提供すること、および工程が簡易化され、歩留ま
りの良い容量素子の製造方法を提供することを目的とす
る。

【００２３】

【課題を解決するための手段】本発明は、半導体基板上
に、下部電極と、この下部電極上に形成された容量絶縁
膜と、この容量絶縁膜上に形成された上部電極と、誘電
率が前記容量絶縁膜より小さい材料で形成され少なくと
も下部電極を覆うサイドウォール絶縁膜とを有する容量
素子において、前記上部電極が第１の上部電極と第２の
上部電極とによって構成され、前記下部電極、前記容量
絶縁膜および前記第１の上部電極からなる３層構造を１
つの単位として隣接する３層構造単位から分離され、こ
の３層構造単位の側面の少なくとも下部電極部分を前記
サイドウォール絶縁膜が覆い、前記第２の上部電極が前
記第１の上部電極を覆って相互に接続するように形成さ
れた容量素子に関する。

【００２４】また本発明は、半導体基板上に、下部電極
となる導電膜を成膜する工程と、この下部電極となる導
電膜上に容量絶縁膜となる第１の絶縁膜を成膜する工程
と、この第１の絶縁膜上に第１の上部電極となる導電膜
を成膜する工程と、容量素子の平面形状に対応する所定
の形状に、前記第１の上部電極となる導電膜、容量絶縁
膜となる第１の絶縁膜および下部電極となる導電膜をパ
ターニングし、下部電極、容量絶縁膜および第１の上部
電極からなる複数個の３層構造単位を形成する工程と、
この複数個の３層構造単位を形成した基板全面に、サイ
ドウォール絶縁膜となる第２の絶縁膜を成膜する工程
と、この第２の絶縁膜を、第１の上部電極の上部表面に
残らないように、かつ少なくとも前記下部電極の側面を
覆うように異方性ドライエッチングして、サイドウォー
ル絶縁膜を形成する工程と、上部表面が露出した第１の
上部電極を相互に接続する第２の上部電極を形成する工
程とを含む容量素子の製造方法に関する。

【００２５】本発明において、容量素子のキャパシタ部
分は下部電極、容量絶縁膜、第１の上部電極の３層構造
を一単位として構成されており、各キャパシタ部分はメ
モリセルごとにそれぞれ分離形成されている。第２の上
部電極は、これらの分離されたキャパシタのそれぞれの
第１の上部電極に共通の電位を印加するために形成され
たものである。この第２の上部電極はそれぞれの第１の
上部電極のみに接続されなければならず、下部電極に接
続されるとキャパシタの上部電極との短絡が引き起こさ
れてメモリセル動作ができなくなる。

【００２６】これを防止するために各キャパシタの少な
くとも下部電極の側面を覆うサイドウォール絶縁膜を設
ける。このサイドウォール絶縁膜は、全面に成膜した例
えばシリコン酸化膜を異方性ドライエッチングによりエ
ッチバックして形成される。もし、エッチバックが足り
ずにサイドウォールの上端が第１の上部電極の上面より
も上になるという状態では、第１の上部電極の上面にサ
イドウォール絶縁膜となるシリコン酸化膜が残ってお
り、この上に第２の上部電極を形成しても第１の上部電
極と電気的に接続することができない。一方エッチバッ
ク過多でサイドウォールの上端が容量絶縁膜の下面より
も下になるという状態では下部電極の側壁が露出してい
るということになり、この状態で第２の上部電極を形成
すると上部電極と下部電極がショートして正常な動作が
できなくなる。

【００２７】従って、本発明では、エッチバック後のサ
イドウォールの上端が第１の上部電極の上面と容量絶縁
膜の下面との間になるようにエッチバックの条件を制御
する必要がある。しかし、前述の特開平６−２０４４３
１号公報に提案された構造では、エッチバックのマージ
ンが容量絶縁膜の厚さしかなかったのとは異なり、本発
明では、エッチバックのマージンとして、容量絶縁膜の
膜厚と第１の上部電極の膜厚を合わせただけの厚さがあ
る。例えば、容量絶縁膜の膜厚がおよそ１００ｎｍで第
１の上部電極の膜厚がおよそ２００ｎｍとすると、合計
およそ３００ｎｍの範囲内にサイドウォール絶縁膜の上
端がくるようにエッチバックを行えばよく、この範囲で
エッチバック量を制御するのは容易である。

【００２８】このように本発明の容量素子の構造は、サ
イドウォール絶縁膜のエッチバック工程のマージンが大
きいために、製造工程が簡易化され、歩留まりを向上す
ることができる。

【００２９】

【発明の実施の形態】次に本発明について図面を参照し
て説明する。

【００３０】［実施形態１］図１および図２は、本発明
の容量素子を備えた半導体記憶装置の一例である。図１
（ａ）は、全体の平面図であり、図１（ｂ）は、下部電
極、容量絶縁膜および第１の上部電極からなる３層構造
単位と、サイドウォール絶縁膜と、第２の上部電極のみ
を示した図である。また、図２は図１（ａ）のＡ−Ａ’
断面を示した図である。

【００３１】この半導体記憶装置は、ＤＲＡＭであり主
要な構成として、図に示すようにシリコン基板１、素子
分離酸化膜２、ゲート酸化膜３、ワード線４、拡散層
５、パッド６、第１の層間絶縁膜７、ビットコンタクト
ホール８、ビット線９、第２の層間絶縁膜１０、容量コ
ンタクトホール１１、下部電極１２、容量絶縁膜１３、
第１の上部電極１４、サイドウォール絶縁膜１５、第２
の上部電極１６により構成されている。

【００３２】この実施形態の構成を、図３（ａ）〜図３
（ｆ）の工程順断面図を用いて製造方法を示してさらに
説明する。

【００３３】まず図３（ａ）に示すように、シリコン基
板１上に通常の選択酸化法によって素子分離酸化膜２を
１５０ｎｍから３５０ｎｍの範囲の膜厚で形成する。次
に酸化法を用いてゲート酸化膜３を５ｎｍから１６ｎｍ
の範囲の膜厚で形成する。次にリンを多量にドープした
ポリシリコン、あるいはリンを多量にドープしたポリシ
リコンとタングステンシリサイドの積層膜を全面に成膜
する。これらの膜厚は５０ｎｍから３００ｎｍの範囲と
する。

【００３４】次にリソグラフィ技術とドライエッチング
技術を用いて前記リンを多量にドープしたポリシリコ
ン、あるいはリンを多量にドープしたポリシリコンとタ
ングステンシリサイドの積層膜の不要部分を除去してワ
ード線４を形成する。次にリンまたはヒ素を５ｋｅＶか
ら２５ｋｅＶの範囲の加速エネルギーで１×１０¹²ａｔ
ｏｍｓ／ｃｍ²から１×１０¹⁴ａｔｏｍｓ／ｃｍ²の範囲
のドーズ量で全面に注入し、拡散層５を形成する。

【００３５】次にシリコン酸化膜を全面に成膜した後、
リソグラフィ技術とドライエッチング技術を用いてメモ
リセルの拡散層５上にコンタクトホールを開口する。そ
の後リンを多量にドープしたポリシリコンを全面に成膜
し、リソグラフィ技術とドライエッチング技術を用いて
前記ポリシリコンの不要部分を除去してパッド６を形成
する。次に全面にボロン・リン・シリケイト・グラス
（以下ＢＰＳＧと略す）を２００ｎｍから５００ｎｍの
範囲の膜厚で成膜し、窒素雰囲気中で８００℃から９０
０℃の間の所定の温度で３０分から６０分の範囲の所定
の時間アニールしてＢＰＳＧをリフロー平坦化し、第１
の層間絶縁膜７を形成する。

【００３６】次にリソグラフィ技術とドライエッチング
技術を用いてパッド６上に第１の層間絶縁膜７を貫通す
るビットコンタクトホール８を開口する。次に全面にタ
ングステンシリサイドを１００ｎｍから２００ｎｍの範
囲の膜厚で成膜し、リソグラフィ技術とドライエッチン
グ技術を用いて前記タングステンシリサイドの不要部分
を除去してビット線９を形成する。次に全面にＢＰＳＧ
を２００ｎｍから５００ｎｍの範囲の膜厚で成膜し、窒
素雰囲気中で８００℃から９００℃の間の所定の温度で
３０分から６０分の範囲の所定の時間アニールしてＢＰ
ＳＧをリフロー平坦化し、第２の層間絶縁膜１０を形成
する。

【００３７】次にリソグラフィ技術とドライエッチング
技術を用いてパッド６上に第１の層間絶縁膜７と第２の
層間絶縁膜１０を貫通する容量コンタクトホール１１を
開口する。

【００３８】次に図３（ｂ）に示すように、全面にリン
を多量にドープしたポリシリコンを全面に成膜し、さら
に全面をドライエッチング技術でエッチバックして容量
コンタクトホール１１内をポリシリコンで充填する。次
にキャパシタの下部電極として耐酸化性の大きな導電性
物質、例えばルテニウム１７を全面に１００ｎｍから３
００ｎｍの範囲の所定の膜厚で成膜する。

【００３９】次に容量絶縁膜として全面に例えば金属酸
化物のチタン酸バリウムストロンチウム（Ｂａ（Ｓｒ
_1-x，Ｔｉ_x）Ｏ₃、以下ＢＳＴと略す。）１８を５０ｎ
ｍから１５０ｎｍの範囲の所定の膜厚で全面に成膜す
る。次にキャパシタの上部電極としてルテニウム１９を
２００ｎｍから４００ｎｍの範囲の所定の膜厚で全面に
成膜する。

【００４０】次にリソグラフィ技術を用いてキャパシタ
を形成するときのエッチングマスクとしてのレジストパ
ターン２０を形成する。

【００４１】次に図３（ｃ）に示すように、レジストパ
ターン２０をエッチングマスクとしてルテニウム１９、
ＢＳＴ１８、ルテニウム１７を順次ドライエッチング技
術を用いて異方性エッチングし、下部電極１２、容量絶
縁膜１３および第１の上部電極１４の３層構造を１つの
単位とするキャパシタ構造を、多数形成する。この３層
構造は隣接する３層構造から電気的にも分離されてい
る。次にレジストパターン２０を除去した後に全面にシ
リコン酸化膜２１を成膜する。この時の膜厚は、隣接す
るキャパシタ間が完全には埋設されないような膜厚を選
択する。また、成膜方法としては、ＣＶＤ法のように表
面全面を比較的均一に覆う方法が好ましい。

【００４２】次に図３（ｄ）に示すように、ドライエッ
チング技術を用いて全面に成膜されている前記シリコン
酸化膜２１をエッチバックし、キャパシタの側面にサイ
ドウォール絶縁膜１５を形成する。この時、図３（ｅ）
の拡大図に示すように、サイドウォール絶縁膜１５の上
端部分が第１の上部電極１４の上面と容量絶縁膜１３の
下面との間に形成されるようにシリコン酸化膜２１のエ
ッチバック時間を制御する。この実施形態では、容量絶
縁膜１３の膜厚と第１の上部電極１４の膜厚の合計は少
なくとも２５０ｎｍなので、エッチバックの制御は容易
に行うことができる。

【００４３】次に図３（ｆ）に示すように、上記の３層
構造単位のキャパシタ構造の第１の上部電極同士を互い
に接続するために、まず全面に例えばアルミを１００ｎ
ｍから３００ｎｍの範囲の所定の膜厚で成膜し、リソグ
ラフィ技術とドライエッチング技術を用いて前記アルミ
の不要部分を除去して、第２の上部電極１６を形成す
る。

【００４４】以上のようにして、ＤＲＡＭのメモリセル
が形成される。

【００４５】［実施形態２］次に、本発明の容量素子を
備えた半導体記憶装置の異なる例を図４および図５
（ａ）ないし図５（ｇ）を用いて説明する。図４は実施
形態２の半導体記憶装置の断面図であり、図５（ａ）〜
図５（ｇ）は製造方法を説明するための工程順断面図で
ある。

【００４６】下部電極１２、容量絶縁膜１３および第１
の上部電極１４の３層構造を１つの単位とするキャパシ
タ構造の側面が、実施形態１では垂直な形状である場合
を説明したが、この実施形態２では図４に示すように、
上側の層ほど突き出した形状であるオーバーハング形
状、即ち第１の上部電極１４の水平方向の寸法よりも容
量絶縁膜１３のほうが小さく、さらに容量絶縁膜１３の
水平方向の寸法よりも下部電極１２のほうが小さくなっ
ている。

【００４７】この実施形態の構成を、図５（ａ）〜図５
（ｆ）の工程順断面図を用いて製造方法を示してさらに
説明する。

【００４８】まず、実施形態１で、ルテニウム１７、Ｂ
ＳＴ１８、ルテニウム１９を積層し、その上にレジスト
パターン２０を形成したところまで（図３（ｂ）まで）
を、同様に繰り返して製造する。

【００４９】その後、図５（ａ）に示すように、図３
（ｂ）に示しているレジストパターン２０をマスクとし
て第１の上部電極となるルテニウム１９、容量絶縁膜と
なるＢＳＴ、下部電極となるルテニウム１７を順次エッ
チングし、下部電極１２、容量絶縁膜１３および第１の
上部電極１４の３層構造を１つの単位とするキャパシタ
構造を、多数形成する。

【００５０】このとき、この実施形態では、この３層構
造を単位とするキャパシタ構造の側面がオーバーハング
形状となるようにエッチングする。例えば、まず第１の
上部電極を、Ｏ₂１５０ｓｃｃｍ、圧力１０ｍＴｏｒ
ｒ、マイクロ波パワー３００Ｗ、バイアス１５０Ｗとい
う条件でエッチングし、次に容量絶縁膜をＳＦ₆１００
ｓｃｃｍ、Ａｒ５０ｓｃｃｍ、圧力１０ｍＴｏｒｒ、マ
イクロ波パワー３００Ｗ、バイアス２００Ｗという条件
でエッチングし、最後に下部電極を、Ｏ₂１５０ｓｃｃ
ｍ、圧力１０ｍＴｏｒｒ、マイクロ波パワー３００Ｗ、
バイアス１５０Ｗという条件でエッチングする。このと
き、容量絶縁膜のエッチングの際に第１の上部電極の側
面に少量の容量絶縁膜材料が堆積されるので、キャパシ
タ構造の側面がオーバーハング形状となる。

【００５１】３層構造を単位とするキャパシタの側面の
オーバーハング形状は図５（ａ）に示すような滑らかな
形状になったり、図５（ｃ）に示すような滑らかでない
形状になったりする。

【００５２】次に図５（ｂ）に示すように、実施形態１
と同様にして全面にシリコン酸化膜２１を成膜する。こ
のシリコン酸化膜２１の膜厚は、キャパシタの側壁部分
のシリコン酸化膜が互いに接触しないように調節する。

【００５３】次に図５（ｄ）に示すように、シリコン酸
化膜２１をエッチバックしてサイドウォール絶縁膜１５
を形成する。このエッチバックを行うときに、実施形態
１では形成するサイドウォール絶縁膜１５の上端部分は
第１の上部電極１４の上面と容量絶縁膜１３の下面との
間、キャパシタ構造の側面部分を拡大した図３（ｅ）の
Ｂで示す範囲に形成されるようにシリコン酸化膜２１の
エッチバック時間を制御しなければならなかった。一
方、実施形態２ではエッチバック時間の制御に関して実
施形態１よりも大きなマージンがある。即ち、キャパシ
タの側壁が図５（ｅ）または図５（ｆ）に示すようなオ
ーバーハング形状となっているために、エッチバック時
間が長すぎた場合でも容量絶縁膜１３および下部電極１
２の側壁にはサイドウォール絶縁膜１５の一部を必ず残
存させることができる。

【００５４】ここで、図５（ｅ）および（ｆ）に示すよ
うに、第１の上部電極１４の上面と下部電極１２の上面
の横方向の張り出しの距離の差Ｃが、１０ｎｍ以上、好
ましくは５０ｎｍ以上あれば、サイドウォール絶縁膜１
５のエッチバック上端３０がＢの範囲より下方にあって
も十分に絶縁を保つことができる。

【００５５】次に図５（ｇ）に示すように、各キャパシ
タの第１の上部電極同士を互いに接続するための第２の
上部電極１６を実施形態１と同様に形成する。

【００５６】以上のようにして、ＤＲＡＭのメモリセル
が形成される。

【００５７】以上の説明で、容量絶縁膜として、ＢＳＴ
を例にとって説明したが、誘電率の大きい誘電体が好ま
しく、金属酸化物膜が好ましい。特に、Ｐｂ（Ｚ
ｒ_1-x，Ｔｉ_x）Ｏ₃、ＳｒＢｉ₂Ｔａ₂Ｏ₉、Ｂａ（Ｓｒ
_1-x，Ｔｉ_x）Ｏ₃、およびタンタル酸化膜からなる群よ
り選ばれるものが誘電率も大きく絶縁性も良好であるの
で好ましい。

【００５８】また、サイドウォール絶縁膜の材料として
は、容量絶縁膜より誘電率の小さいものが好ましく、シ
リコン酸化膜の他にシリコン窒化膜等を用いることがで
きるが、特にシリコン酸化膜は安定な材料であり、また
誘電率も小さいので好ましい。

【００５９】また、半導体基板としても実施形態で示し
たシリコン基板に限定されるものではない。下部電極お
よび第１の上部電極の材料として、ルテニウムの他に、
Ｍｏ、Ｔｃ、Ｒｈ、Ｗ、Ｒｅ、Ｏｓ、ＩｒおよびＰｔ等
を用いることができる。下部電極および第１の上部電極
は、積層構造であってもよい。第２の上部電極の材料と
して、アルミニウムが成膜しやすいので好ましいが、特
に制限はない。

【００６０】さらに、本発明の容量素子は、ＤＲＡＭに
限らず、強誘電体メモリＦｅ−ＲＡＭのような半導体記
憶装置、またはその他の半導体装置にも用いることがで
きる。

【００６１】

【発明の効果】本発明の容量素子は、プロセスマージン
が大きので、製造工程を簡易化し、歩留まり良く製造す
ることができる。

【００６２】下部電極、容量絶縁膜および第１の上部電
極からなる３層構造単位の側面が垂直である場合には、
第１の上部電極の厚さと容量絶縁膜の厚さの合計は容量
絶縁膜のみの厚さに比べて３倍から８倍程度厚く設定で
きるので、この範囲でエッチバック量を制御するのは容
易であり、プロセスマージンも３倍から８倍程度増加す
る。

【００６３】また、下部電極、容量絶縁膜および第１の
上部電極からなる３層構造単位の側面が上側の層ほど突
き出した形状である場合には、さらにプロセスマージン
が大きくなり、歩留まりが一層向上する。

【図面の簡単な説明】

【図１】（ａ）本発明の容量素子を用いた半導体記憶装
置の１例の平面図である。（ｂ）（ａ）に示した半導体記憶装置の平面図の中で、
下部電極、容量絶縁膜および第１の上部電極からなる３
層構造単位と、サイドウォール絶縁膜と、第２の上部電
極のみを示した図である。

【図２】本発明の一実施形態の断面図である。

【図３】実施形態１に示した半導体記憶装置を製造する
方法の一例を示す工程順断面図である。

【図４】本発明の第２の実施形態を示す断面図である。

【図５】実施形態２に示した半導体記憶装置を製造する
方法の一例を示す工程順断面図である。

【図６】従来技術の半導体記憶装置の製造方法を示す工
程順断面図である。

【図７】従来技術の半導体記憶装置の製造方法を示す工
程順断面図である。

【符号の説明】

１シリコン基板２素子分離酸化膜３ゲート酸化膜４ワード線５拡散層６パッド７第１の層間絶縁膜８ビットコンタクトホール９ビット線１０第２の層間絶縁膜１１容量コンタクトホール１２下部電極１３容量絶縁膜１４第１の上部電極１５サイドウォール絶縁膜１６第２の上部電極１７ルテニウム１８ＢＳＴ１９ルテニウム２０レジストパターン２１シリコン酸化膜３０サイドウォール絶縁膜のエッチバック上端１０１シリコン基板１０２素子分離酸化膜１０３メモリセルトランジスタ１０８ビットコンタクトホール１０９ビット線１１０層間絶縁膜１１１容量コンタクトホール１１２下部電極１１３容量絶縁膜１１４上部電極１１６第２の上部電極１２１シリコン基板２０１シリコン基板２０２素子分離酸化膜２０３メモリセルトランジスタ２０７第１の層間絶縁膜２０８ビットコンタクトホール２０９ビット線２１０第２の層間絶縁膜２１１容量コンタクトホール２１２下部電極２１３容量絶縁膜２１４上部電極２１５サイドウォール絶縁膜２１７ルテニウム膜２１８タンタル酸化膜

Claims

【特許請求の範囲】

【請求項１】半導体基板上に、下部電極と、この下部
電極上に形成された容量絶縁膜と、この容量絶縁膜上に
形成された上部電極と、誘電率が前記容量絶縁膜より小
さい材料で形成され少なくとも下部電極を覆うサイドウ
ォール絶縁膜とを有する容量素子において、前記上部電極が第１の上部電極と第２の上部電極とによ
って構成され、前記下部電極、前記容量絶縁膜および前記第１の上部電
極からなる３層構造を１つの単位として隣接する３層構
造単位から分離され、この３層構造単位の側面の少なくとも下部電極部分を前
記サイドウォール絶縁膜が覆い、前記第２の上部電極が前記第１の上部電極を覆って相互
に接続するように形成された容量素子。
【請求項２】前記下部電極、前記容量絶縁膜および前
記第１の上部電極からなる３層構造単位の側面が垂直で
ある請求項１記載の容量素子。
【請求項３】前記下部電極、前記容量絶縁膜および前
記第１の上部電極からなる３層構造単位の側面が、上側
の層ほど突き出した形状である請求項１記載の容量素
子。
【請求項４】前記容量絶縁膜が金属酸化物である請求
項１〜３のいずれかに記載の容量素子。
【請求項５】前記容量絶縁膜がＰｂ（Ｚｒ_1-x，Ｔ
ｉ_x）Ｏ₃、ＳｒＢｉ₂Ｔａ₂Ｏ₉、Ｂａ（Ｓｒ_1-x，Ｔ
ｉ_x）Ｏ₃、およびタンタル酸化膜からなる群より選ばれ
る少なくとも一種からなる請求項４記載の容量素子。
【請求項６】請求項１〜５のいずれかに記載の容量素
子と、この容量素子の基板上に形成されたトランジスタ
構造とを有する半導体記憶装置。
【請求項７】前記容量素子と前記トランジスタの間に
は、層間絶縁膜が設けられ、この層間絶縁膜に設けられ
た容量コンタクトホールによって電気的に接続された請
求項６記載の半導体記憶装置。
【請求項８】半導体基板上に、下部電極となる導電膜を成膜する工程と、この下部電極となる導電膜上に容量絶縁膜となる第１の
絶縁膜を成膜する工程と、この第１の絶縁膜上に第１の上部電極となる導電膜を成
膜する工程と、容量素子の平面形状に対応する所定の形状に、前記第１
の上部電極となる導電膜、容量絶縁膜となる第１の絶縁
膜および下部電極となる導電膜をパターニングし、下部
電極、容量絶縁膜および第１の上部電極からなる複数個
の３層構造単位を形成する工程と、この複数個の３層構造単位を形成した基板全面に、サイ
ドウォール絶縁膜となる第２の絶縁膜を成膜する工程
と、この第２の絶縁膜を、第１の上部電極の上部表面に残ら
ないように、かつ少なくとも前記下部電極の側面を覆う
ように異方性ドライエッチングして、サイドウォール絶
縁膜を形成する工程と、上部表面が露出した第１の上部電極を相互に接続する第
２の上部電極を形成する工程とを含む容量素子の製造方
法。
【請求項９】前記の複数個の３層構造単位を形成する
工程が、前記第１の上部電極となる導電膜、容量絶縁膜
となる第１の絶縁膜および下部電極となる導電膜を、容
量素子の平面形状に対応する所定の形状のマスクを用い
て、異方性ドライエッチングにより前記３層構造単位の
側面が垂直になるようにパターニングする工程である請
求項８記載の容量素子の製造方法。
【請求項１０】前記の複数個の３層構造単位を形成す
る工程が、前記第１の上部電極となる導電膜、容量絶縁
膜となる第１の絶縁膜および下部電極となる導電膜を、
容量素子の平面形状に対応する所定の形状のマスクを用
いて、前記３層構造単位の側面が、上側の層ほど突き出
した形状になるようにパターニングする工程である請求
項８記載の容量素子の製造方法。
【請求項１１】前記容量絶縁膜が金属酸化物である請
求項８〜１０のいずれかに記載の容量素子。
【請求項１２】前記容量絶縁膜がＰｂ（Ｚｒ_1-x，Ｔ
ｉ_x）Ｏ₃、ＳｒＢｉ₂Ｔａ₂Ｏ₉およびＢａ（Ｓｒ_1-x，Ｔ
ｉ_x）Ｏ₃からなる群より選ばれる少なくとも一種からな
る請求項１１記載の容量素子。
【請求項１３】請求項８〜１２のいずれかに記載の容
量素子の製造方法を１工程として含む半導体記憶装置の
製造方法。