JP2007019276A - 強誘電体素子の製造方法 - Google Patents

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Abstract

【課題】下部電極、強誘電体膜、上部電極で構成される強誘電体キャパシタの有効面積を減少させることなく、エッチング時に強誘電体キャパシタの側壁に付着する残留物を除去することが可能な強誘電体素子の製造方法を提供する。
【解決手段】ＳＴＯで形成されたハードマスク１０をマスクとして、上部電極９ｃ、強誘電体膜９ｂ、下部電極９ａを一括でドライエッチングし、該ドライチング後に残存するハードマスク１０をウエットエッチングにより除去する際に、ドライエッチング時に強誘電体膜９ｂの側壁に付着した再堆積物１２を除去し、且つ、強誘電体膜９ｂの側壁に形成されたダメージ層を除去する、半導体素子の製造方法。
【選択図】図３

Description

本発明は、強誘電体素子の製造方法に関するものである。
現在、不揮発性メモリとしてＦｅＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｒａｎｄｏｍ ＡｃｃｅｓｓＭｅｍｏｒｙ：強誘電体メモリ）が有望視されている。ＦｅＲＡＭは、不揮発的にデータを保持可能なメモリであり、電源が切れてもデータを保持することが出来る。ＥＥＰＲＯＭやフラッシュメモリ等の従来の不揮発性メモリは、データの読み出し時間はＤＲＡＭ並みに高速であるが、データの書き込み時間が長いというデメリットを有しているが、これに比して、ＦｅＲＡＭはデータの読み出し時間及び書き込み時間がＤＲＡＭと同様に高速である。また、ＦｅＲＡＭはＥＥＰＲＯＭやフラッシュメモリ等に比してデータの書き換え回数も多い。さらに、ＦｅＲＡＭはデータの書き込み時、及び、読み出し時にのみ電力を消費するので、ＤＲＡＭに比して消費電力を抑えることができ、ＤＲＡＭ以上の大容量化も可能である。このようなメリットが注目され、ＦｅＲＡＭに関する様々な開発が行われている。
従来のＦｅＲＡＭは、キャパシタとトランジスタを含んでおり、該キャパシタは強誘電体膜を両側対向面のそれぞれに電極（上部電極、下部電極）を配した構造を有する。また、ＦｅＲＡＭのキャパシタ構造としては、メモリセルの面積を小さくすることが可能なスタック型が近年採用されている。
従来のスタック型ＦｅＲＡＭに於ける強誘電体キャパシタの加工では、同一のフォトレジストマスクを用いて、上部電極、強誘電体膜、下部電極を一括してドライエッチングする方法が用いられている。一般に、電極のエッチング時に於いて残留物が発生し、側壁に付着（再堆積）し易くなる。該残留物（再堆積物）の付着は、側壁のショート、側壁リーク電流の増大の原因となる。こうしたエッチング時の残留物の発生、及び、付着を防止するために、比較的反応性の強い塩素ガス等をエッチングガスとして使用されることがある。しかし、フォトレジストマスクをエッチングマスクとして使用した場合、フォトレジストマスクは上面だけでなく側面もエッチングガスの影響を受け易いので、側面の傾斜角度が理想的な角度である９０度よりも小さくなり、結果として初期のパターン形状を失って、パターンの大きさが垂直方向だけでなく、水平方向にも縮小される。これにより、パターンのエッチング時の傾斜角度が４５度未満になり易く、キャパシタの微細化が妨げられる。
こうした問題を解決するために、種種の発明が提案されている。例えば、特許文献１には、ＳｉＯ２からなるハードマスクをエッチングマスクとして、電極（Ｐｔ）、及び、強誘電体膜（ＰＺＴ：ＰｂＴｉＯ３−ＰｂＺｒＯ３：チタン酸ジルコン酸鉛）をエッチングする方法について記載されている。特許文献１の発明では、ＳｉＯ２からなるハードマスクの腐食が最小となるエッチングガスとして、Ｃｌ２／Ａｒ／Ｏ２混合ガスが使用されている。
特開２０００−３４９２５３号公報
上述の通り、特許文献１に記載の発明では、Ｃｌ２を含む混合ガスを使用しているので、条件次第で電極及び強誘電体膜のエッチング時に発生する残留物をある程度抑制することは出来るが、完全に残留物の発生を防止することは極めて困難である。したがって、エッチング時に発生する残留物の除去は必要である。
また、強誘電体キャパシタの側壁に付着した残留物を除去する方法として、強誘電体キャパシタのドライエッチング時にオーバーエッチングを実行する方法を想定することが出来るが、キャパシタの有効面積が減少するというデメリットが生じる。
したがって、本発明の目的は、下部電極、強誘電体膜、上部電極で構成される強誘電体キャパシタの有効面積を減少させることなく、エッチング時に強誘電体キャパシタの側壁に付着する残留物を除去することが可能な強誘電体素子の製造方法を提供することにある。
本発明に係る半導体素子の製造方法は、半導体基板上に回路素子を形成するステップと、前記半導体基板上の回路素子を覆う絶縁膜を形成するステップと、前記絶縁膜上に第１電極を形成するステップと、前記第１電極上に強誘電体膜を形成するステップと、前記強誘電体膜上に第２電極を形成するステップと、前記第２電極上にハードマスクを形成するステップと、前記ハードマスクをマスクとして、前記第１電極、前記強誘電体膜、前記第２電極をエッチングするステップと、前記第１電極、前記強誘電体膜、前記第２電極のエッチング後に残存する前記ハードマスクを除去する第１除去ステップと、前記エッチング時に前記強誘電体膜の側壁に付着する再堆積物を除去する第２除去ステップと、を含む複数ステップを同時に実行する除去ステップと、を含むことを特徴とする。
本発明によれば、除去ステップによって、第１電極、強誘電体膜、第２電極のエッチング後に残存するハードマスクの除去と、該エッチング時に強誘電体膜の側壁に付着した再堆積物の除去を同時に行うことが出来るので、オーバーエッチングによって強誘電体膜の側壁に付着した再堆積物を除去する場合に比して、第１電極、強誘電体膜、第２電極で構成される強誘電体キャパシタ構造の有効面積を減少させることなく、強誘電体膜の側壁に付着した再堆積物の除去を行うことが出来る。
本発明に於ける実施形態に係る強誘電体キャパシタを含む半導体装置の製造方法について、図面を参照して説明する。図１乃至６は半導体装置の製造フローを示す断面図である。
〔積層構造膜増及びハードマスクの形成〕
図１（ａ）に示すように、通常のＳｉ半導体プロセスを用いて、半導体基板１にＬＯＣＯＳ等からなる素子分離領域２、活性領域３ａ及び３ｂを形成する。そして、半導体基板１上にゲート絶縁膜材料、及び、ゲート電極材料を積層し、これらをパターニングすることによって、ゲート絶縁膜４ａ、及び、ゲート電極４ｂを形成し、さらにサイドウォール４ｃを形成する。なお、ゲート電極４ｂは、例えば、Ｐドープされた多結晶シリコン（Ｐ−Ｓｉ）、又はポリサイド構造（ＷＳｉｘ／Ｐ−Ｓｉ）で構成されている。その後、活性領域３ａ及び３ｂに不純物を拡散し、ソースドレイン領域３ｃ及び３ｄをそれぞれ形成し、トランジスタ４を完成させる。そして、半導体基板１上にＳｉＯ２等の酸化膜で形成された層間絶縁膜５をＣＶＤ法によって形成してトランジスタ４を覆い、層間絶縁膜５をＣＭＰ法等で平坦化する。なお、層間絶縁膜５の膜厚は約５００ｎｍである。
そして、図１（ｂ）に示すように、層間絶縁膜５にフォトリソエッチングで開口部６ａ及び６ｂを形成することによって、ソースドレイン領域３ｃ、及び、ゲート電極４ｂをそれぞれ露出させ、さらに、該開口部６ａ及び６ｂにタングステン（Ｗ）を埋め込み、エッチバックによってコンタクトプラグ６ｃ及び６ｄを形成する。なお、図１（ｂ）に図示されている通り、コンタクトプラグ６ｃはソースドレイン領域３ｃに電気的に接続され、コンタクトプラグ６ｄはゲート電極４ｂに電気的に接続される。
次に、図１（ｃ）に示すように、層間絶縁膜５上に酸化膜７ａ、窒化膜７ｂ、及び、酸化膜７ｃをＣＶＤ法によって順に堆積し、３層構造の酸素拡散防止層７を形成する。該酸素拡散防止層７は、酸素雰囲気中で処理されるアニール工程に於いて、酸素からコンタクトプラグ６ｃ及び６ｄを保護するために形成される。なお、酸化膜７ａは膜厚１００ｎｍのＳｉＯ２で形成され、窒化膜７ｂは膜厚１２０ｎｍのＳｉ３Ｎ４で形成され、酸化膜７ｃは膜厚１００ｎｍのＳｉＯ２で形成される。
次に、図１（ｄ）に示すように、酸素拡散防止層７、及び、層間絶縁膜５を貫通する開口部８ａを形成して、ＣＶＤ法を用いて該開口部８ａにタングステン（Ｗ）等の金属を埋め込み、ソースドレイン領域３に電気的に接続されるようにコンタクトプラグ８ｂを形成する。
次に、図２（ａ）に示すように、酸素拡散防止層７上に下部電極９ａ、強誘電体膜９ｂ、上部電極９ｃで構成される強誘電体キャパシタの積層構造膜９を形成する。まず、酸素拡散防止層７上に、下部電極９ａとして耐酸化性の金属や導電性金属酸化物を形成する。例えば、下部電極９ａとして、膜厚１００ｎｍのＩｒ層、膜厚１００ｎｍのＩｒＯ２層、膜厚１００ｎｍのＰｔ層をスパッタ法又はＣＶＤ法で順に堆積させる。なお、下部電極９ａは、Ｐｔ、Ｉｒ、Ｒｕ、ＩｒＯｘ、ＲｕＯｘ、ＲｕＳｒＯｘ等の単層膜でもよく、これらを２種類以上組み合わせた積層膜でもよい。なお、下部電極９ａとコンタクトプラグ８ｂの間には、図示しないＡｌＴｉＮ、ＴｉＮ等の膜厚５０ｎｍの密着層を堆積しても良い。次に、下部電極９ａ上に、強誘電体膜９ｂとして、膜厚１２０ｎｍのＳＢＴ（ＳｒＢi２Ｔａ２Ｏ９：タンタル酸ストロンチウムビスマス）がスパッタ法、又は、ＣＶＤ法を用いて形成される。なお、ゾルゲル法を用いて強誘電体膜９ｂを形成しても良い。また、ＳＢＴ以外に、ＰＺＴ、ＰＬＺＴ、ＳＢＴＮ、ＢＬＴ等の無機強誘電体膜を形成しても良い。その後、例えば、８００℃の高温酸化雰囲気で１分間の熱処理を行うことによって、強誘電体膜９を結晶化させる（結晶化熱処理）。そして、強誘電体膜９上に、上部電極９ｃとして膜厚１５０ｎｍのＰｔをスパッタ法、又は、ＣＶＤ法で形成する。なお、上部電極９ｃは、Ｉｒ、Ｒｕ、ＩｒＯｘ、ＲｕＯｘ、ＲｕＳｒＯｘ等の単層膜でもよく、これらを２種類以上組み合わせた積層膜としてもよい。
その後、図２（ｂ）に示すように、上部電極９ｃ上に、エッチングマスクとして使用されるハードマスク１０をＣＶＤ法により形成する。該ハードマスク１０は、単層のＳＴＯ（ＳｒＴａ２Ｏ６：タンタル酸ストロンチウム）で形成された非晶質絶縁膜である。なお、ＳＴＯは、ドライエッチングに対して非常に強い耐性を有するが、氷酢酸を緩衝剤として使用した硝酸及びフッ酸を含む混合液を用いたウエットエッチングに対して弱い耐性を有する。本実施形態に於けるＳＴＯの膜厚は、４４０ｎｍであり、キャパシタに必要なテーパに応じて適宜変更することが出来る。そして、ハードマスク１０上に、ＣＶＤ法によって酸化膜１１を形成する。該酸化膜１１は、膜厚７００ｎｍのp-ＴＥＯＳ（Ｓｉ（ＯＣ２Ｈ５）４：プラズマ・テトラエトキシシラン）膜で形成されており、ウエットエッチングに対して強い耐性を有する。後述する通り、該酸化膜１１はハードマスク１０のエッチング時にエッチングマスクとして使用される。
〔ハードマスクのエッチング〕
図２（ｃ）に示すように、酸化膜１１をリソグラフィ及びドライエッチングによってパターニングする。なお、該エッチング条件は、ＣＦ４／ＣＯ／Ａｒ＝流量比０．０７／０．２５／１ｓｃｃｍ、ガス圧力０．０６７Ｐａ、ＲＦパワー１５００Ｗ、基板温度４０℃である。
次に、図３（ａ）に示すように、酸化膜１１をエッチングマスクとして、ハードマスク１０をウエットエッチングする。前述の通り、酸化膜１１は、氷酢酸を緩衝剤として使用した硝酸及びフッ酸を含む混合液を用いたウエットエッチングに対して耐性が強く、ハードマスク１０はウエットエッチングに対して耐性が弱い。また、酸化膜１１は、ハードマスク１０を構成するＳＴＯに対して選択比が十分大きいので、ハードマスク１０のみを選択的にエッチングすることが可能である。なお、ウエットエッチング時の条件は、硝酸／フッ酸＝５９ｗｔ％／０．５ｗｔ％、常温であり、エッチング速度は１００ｎｍ／分に制御される。
そして、図３（ｂ）に示すように酸化膜１１をドライエッチングで除去する。なお、該エッチング条件は、ＣＦ４／ＣＯ／Ａｒ＝流量比０．０７／０．２５／１ｓｃｃｍ、ガス圧力０．０６７Ｐａ、ＲＦパワー１５００Ｗ、基板温度４０℃である。
〔積層構造膜及び密着層のエッチング〕
図３（ｃ）に示すように、ハードマスク１０をエッチングマスクとして、上部電極９ｃ、強誘電体膜９ｂ、下部電極９ａを一括してドライエッチングする。該ドライエッチング条件は、Ｃｌ２／Ａｒ＝流量比１０／１０ｓｃｃｍ、ガス圧力０．６６７Ｐａ、ＲＦパワー５５０Ｗ、基板温度８０℃である。
ＳＴＯ膜で形成されたハードマスク１０は、上部電極９ｃ、強誘電体膜９ｂ、下部電極９ａに対して選択比が大きいので、単層のＳＴＯ膜で良好な強誘電体キャパシタの積層構造膜９を形成することが出来る。該積層構造９をエッチングした後、該積層構造９の側壁には再堆積物１２が付着した状態となる。該再堆積物１２は下部電極９ａを構成するＩｒ又はＰｔの化合物であり、例えば、再堆積物１２の付着によって上部電極９ｃ及び下部電極９ａが電気的に接続された状態となる場合、リーク電流が流れる虞がある。
そして、図４（ａ）に示すように、氷酢酸を緩衝剤として使用した硝酸及びフッ酸を含む混合液を用いてウエットエッチングを行い、上部電極９ｃ上に残存するハードマスク１０を除去する。なお、該ウエットエッチング時の条件は、硝酸／フッ酸＝５９ｗｔ％／０．５ｗｔ％、常温であり、エッチング速度は１００ｎｍ／分に制御される。また、Ｉｒ又はＰｔの化合物は、硝酸及びフッ酸を含む混合液で除去することが可能であるので、ウエットエッチング時にハードマスク１０の除去と同時に、積層構造９の側壁に付着したＩｒ又はＰｔの化合物である再堆積物１２を除去することが出来る。
なお、酸素が不足した状態の高温雰囲気に曝される場合、強誘電体膜９ｂの側壁端部、即ち、再堆積物１２に覆われた強誘電体膜９ｂの側壁にダメージ層（図示せず）が形成される。該ダメージ層は、強誘電体膜９ｂの結晶構造が変質した状態になっており、強誘電体の分極特性に悪影響を与える虞がある。上記ウエットエッチング時には、強誘電体膜９ｂの側壁に形成されたダメージ層も除去することが出来る。
〔積層構造膜のエッチング後のプロセス〕
図４（ｂ）に示すように、積層構造９上に、第１水素バリア膜１３をＣＶＤ法又はスパッタ法で形成する。第１水素バリア膜１３は、ＴｉＡｌ合金、ＴｉＡｌＯｘ、Ａｌ２Ｏ３等で形成されている。そして、第１水素バリア膜１３をフォトリソエッチングにより、所望の形状に加工し、ＳｉＯ２で形成される膜厚８５０ｎｍの第２層間絶縁膜１４をＣＶＤ法で形成する。なお、第１水素バリア１３は、後述するコンタクトプラグの形成に於いて還元剤を使用する際に、強誘電体キャパシタに水素が侵入することを防止するために形成される。
そして、図４（ｃ）に示すように、フォトリソエッチングによって、第２層間絶縁膜１４、及び、第１水素バリア膜１３を貫通する開口部１５を形成し、上部電極９ｃを露出させる。
次に、図５（ａ）に示すように、スパッタ法によって、ＴｉＮ、Ａｌ合金を単層で、又は、これらを含む積層で開口部１５に埋め込み、パターニングを行うことによって、第１金属配線層１６を形成する。なお、積層によって第１金属配線層１６を形成する場合には、例えば、ＴｉＮ、Ｔｉ、Ａｌ、Ｔｉ、ＴｉＮを順に積層する。これにより、該第１金属配線層１６は、上部電極９ｃと電気的に接続された状態になる。
そして、図５（ｂ）に示すように、第１金属配線層１６上に第２水素バリア層１７をＣＶＤ法又はスパッタ法で形成する。第２水素バリア膜１７は、ＴｉＡｌ合金、ＴｉＡｌＯｘ、Ａｌ２Ｏ３等で形成されている。そして、第２水素バリア膜１７を所望の形状にパターニングし、該水素バリア膜１７を覆うようにして膜厚８００ｎｍのＳｉＯ２の第３層間絶縁膜１８をＣＶＤ法で形成する。なお、第２水素バリア１７は、後述するコンタクトプラグの形成に於いて還元剤を使用する際に、強誘電体キャパシタに水素が侵入することを防止するために形成される。
次に、図５（ｃ）に示すように、フォトリソエッチングによって、第３層間絶縁膜１８、第２層間絶縁膜１４、酸素拡散防止層７を貫通して開口する開口部１９ａ及び１９ｂを形成し、コンタクトプラグ６ｃ及び６ｄをそれぞれ露出させる。そして、例えば、ＣＶＤ法によって、開口部１９ａ及び１９ｂにタングステン等の金属を埋め込み、コンタクトプラグ１９ｃ及び１９ｄをそれぞれ形成する。なお、コンタクトプラグ１９ｃは、コンタクトプラグ６ｃを介して、ソースドレイン領域３ｃに電気的に接続される。また、コンタクトプラグ１９ｄは、コンタクトプラグ６ｄを介して、トランジスタ４のゲート電極４ｂに電気的に接続される。そして、図示しない開口部を第３層間絶縁膜１８に形成し、該図示しない開口部によって第２水素バリア膜１７を露出させる。
次に、図６に示すように、第３層間絶縁膜１８上に、スパッタ法によって金属層を形成し、該金属層をフォトリソエッチングすることによって、第２金属配線層２０を形成する。なお、第２金属配線層２０は、ＴｉＮ、Ａｌ合金の単層、または、これらを含む積層で形成される。第２金属配線層２０を積層によって形成する場合には、ＴｉＮ、Ｔｉ、Ａｌ、Ｔｉ，ＴｉＮを順に積層する。該第２金属配線層２０は、コンタクトプラグ１９ｃ及び６ｃを介して、ソースドレイン領域３ｃと電気的に接続され、コンタクトプラグ１９ｄ及び６ｄを介して、トランジスタ４のゲート電極４ｂと電気的に接続される。また、第３層間絶縁膜１８上に金属層を形成する際に、第３層層間絶縁膜に形成された前述の図示しない開口部にも金属層が埋め込まれて第２金属配線層２０が形成され、第２水素バリア膜１７と電気的に接続される。
そして、第２金属配線層２０を覆うように、膜厚２００ｎｍのＳｉ３Ｎ４の保護膜２１をＣＶＤ法によって形成する。
〔作用効果〕
本実施形態によれば、上部電極９ｃ、強誘電体膜９ｂ、下部電極９ａで構成される強誘電体キャパシタの積層構造膜９のエッチング後に残存するハードマスク１０を除去する際に、該積層構造膜９の側壁に付着した再堆積物１２を同時に除去することが出来るので、該積層構造膜９のエッチング時にオーバーエッチングを実行して再堆積物１２を除去する場合に比して、積層構造膜９の有効面積を減少させることなく、再堆積物１２の除去を行うことが可能となる。
また、本実施形態によれば、積層構造膜９のエッチング後に残存するハードマスク１０を除去する際に、再堆積物１２の除去に加えて、強誘電体膜９ｂの側壁に形成されたダメージ層も除去することが出来る。
さらに、上述の通り、積層構造膜９のエッチング後に残存するハードマスク１０の除去を実行することにより、再堆積物１２の除去、及び、強誘電体膜９の側壁に形成されたダメージ層の除去を同時に行うことが出来るので、半導体装置の製造工程を簡略化することができ、製造費用を削減することが出来る。
また、本実施形態によれば、ウエットエッチングに対して強い耐性を有するｐ−ＴＥＯＳをハードマスク１０のエッチングマスクである酸化膜１１として使用し、ドライエッチングに強い耐性を有し、ウエットエッチングに対して弱い耐性を有するＳＴＯをハードマスク１０として使用している。したがって、ウエットエッチングによってハードマスク１０を加工し、該ウエットエッチング後にドライエッチングによって残存する酸化膜１１を除去する際に、ハードマスク１０がエッチングされることを防止することが出来るので、ハードマスク１０を良好なパターン形状に保つことが可能となる。
さらに、上述の通り、良好なパターン形状を有するハードマスク１０をエッチングマスクとして使用し、積層構造膜９をドライエッチングすることが出来るので、積層構造膜９を水平方向に対して９０度に近い理想的な角度でエッチングすることが可能となる。
また、本実施形態によれば、単層のハードマスク１０をエッチングマスクとして使用し、積層構造膜９を一括してドライエッチングする。したがって、多層構造のハードマスクをエッチングマスクとして使用し、積層構造膜９のドライエッチングを実行する場合に比して、エッチング工程を簡略化することができ、製造費用を削減することが可能となる。
本発明の第１実施形態に係る半導体装置の製造フローの一部を説明する断面図。 本発明の第１実施形態に係る半導体装置の製造フローの一部を説明する断面図。 本発明の第１実施形態に係る半導体装置の製造フローの一部を説明する断面図。 本発明の第１実施形態に係る半導体装置の製造フローの一部を説明する断面図。 本発明の第１実施形態に係る半導体装置の製造フローの一部を説明する断面図。 本発明の第１実施形態に係る半導体装置の製造フローの一部を説明する断面図。
符号の説明
１ 半導体基板
２ 素子分離領域
３ａ 活性領域
３ｂ 活性領域
３ｃ ソースドレイン領域
３ｄ ソースドレイン領域
４ トランジスタ
４ａ ゲート絶縁膜
４ｂ ゲート電極
４ｃ サイドウォール
５ 第１層間絶縁膜
６ａ 開口部
６ｂ 開口部
６ｃ コンタクトプラグ
６ｄ コンタクトプラグ
７ 酸素拡散防止層
７ａ 酸化膜
７ｂ 窒化膜
７ｃ 酸化膜
８ａ 開口部
８ｂ コンタクトプラグ
９ 積層構造膜
９ａ 下部電極
９ｂ 強誘電体膜
９ｃ 上部電極
１０ ハードマスク膜
１１ 酸化膜
１２ 再堆積物
１３ 第１水素バリア膜
１４ 第２層間絶縁膜
１５ 開口部
１６ 第１金属配線層
１７ 第２水素バリア層
１８ 第３層間絶縁膜
１９ａ 開口部
１９ｂ 開口部
１９ｃ コンタクトプラグ
１９ｄ コンタクトプラグ
２０ 第２金属配線層
２１ 保護膜

Claims (12)

  1. 半導体基板上に回路素子を形成するステップと、
    前記半導体基板上の回路素子を覆う絶縁膜を形成するステップと、
    前記絶縁膜上に第１電極を形成するステップと、
    前記第１電極上に強誘電体膜を形成するステップと、
    前記強誘電体膜上に第２電極を形成するステップと、
    前記第２電極上にハードマスクを形成するステップと、
    前記ハードマスクをマスクとして、前記第１電極、前記強誘電体膜、前記第２電極をエッチングするステップと、
    前記第１電極、前記強誘電体膜、前記第２電極のエッチング後に残存する前記ハードマスクを除去する第１除去ステップと、前記エッチング時に前記強誘電体膜の側壁に付着する再堆積物を除去する第２除去ステップと、を含む複数ステップを同時に実行する除去ステップと、
    を含むことを特徴とする半導体装置の製造方法。
  2. 前記除去ステップに於いて、前記第１除去ステップ及び前記第２除去ステップに加えて、前記エッチング時に前記強誘電体膜の側壁に形成されたダメージ層を除去する第３除去ステップが同時に実行される、請求項１に記載の半導体装置の製造方法。
  3. 前記ハードマスクはＳＴＯであることを特徴とする、請求項１乃至２の何れか一つに記載の半導体装置の製造方法。
  4. 前記第１除去ステップは、ウエットエッチングであることを特徴とする、請求項３に記載の半導体装置の製造方法。
  5. 前記ウエットエッチングに使用される溶液は、硝酸、フッ酸を含む混合液であることを特徴とする、請求項４に記載の半導体装置の製造方法。
  6. 前記第１電極、前記強誘電体膜、前記第２電極をエッチングする前に、
    前記ハードマスク上に酸化膜を形成し、前記酸化膜をエッチングマスクとして、前記ハードマスクをエッチングするステップをさらに含む、請求項３に記載の半導体装置の製造方法。
  7. 前記ハードマスクをエッチングするステップは、ウエットエッチングを用いて実行されることを特徴とする、請求項６に記載の半導体装置の製造方法。
  8. 前記第１電極は、Ｐｔ、Ｉｒ、Ｒｕ、ＩｒＯｘ、ＲｕＯｘ、ＲｕＳｒＯｘの何れかで構成される単層膜であることを特徴とする、請求項１乃至７の何れかに記載の半導体装置の製造方法。
  9. 前記第１電極は、Ｐｔ、Ｉｒ、Ｒｕ、ＩｒＯｘ、ＲｕＯｘ、ＲｕＳｒＯｘの２種類以上を組み合わせた多層膜であることを特徴とする、請求項１乃至７の何れかに記載の半導体装置の製造方法。
  10. 前記第２電極は、Ｐｔ、Ｉｒ、Ｒｕ、ＩｒＯｘ、ＲｕＯｘ、ＲｕＳｒＯｘの何れかで構成される単層膜であることを特徴とする、請求項１乃至９の何れかに記載の半導体装置の製造方法。
  11. 前記第２電極は、Ｐｔ、Ｉｒ、Ｒｕ、ＩｒＯｘ、ＲｕＯｘ、ＲｕＳｒＯｘの２種類以上を組み合わせた多層膜であることを特徴とする、請求項１乃至９の何れかに記載の半導体装置の製造方法。
  12. 前記強誘電体膜は、ＳＢＴ、ＰＺＴ、ＰＺＬＴ、ＳＢＴＮ、ＢＬＴの何れかであることを特徴とする、請求項１乃至１１の何れか一つに記載の半導体装置の製造方法。
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