JP2001223342A - 半導体デバイスの強誘電性コンデンサ下に位置する導電性プラグを平坦化する方法 - Google Patents

半導体デバイスの強誘電性コンデンサ下に位置する導電性プラグを平坦化する方法

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JP2001223342A JP2000391447A JP2000391447A JP2001223342A JP 2001223342 A JP2001223342 A JP 2001223342A JP 2000391447 A JP2000391447 A JP 2000391447A JP 2000391447 A JP2000391447 A JP 2000391447A JP 2001223342 A JP2001223342 A JP 2001223342A
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deposition
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アール、サマーフェルト スコット
Colombo Luigi
コロンボ ルイギ
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Abstract

(57)【要約】 【課題】 半導体デバイスの誘電体層を通る開口に平坦
な導電性のビアを製作する方法を提供する。 【解決手段】 前記誘電体層の上面及び前記誘電体層に
おける前記開口に第１の導電材料を堆積して前記開口を
前記導電材料により実質的に充填する工程と、前記誘電
体層上に配置された前記第１の導電材料の一部を除去
し、前記誘電体層における前記開口に配置された前記第
１の導電材料の一部を除去して前記誘電体層の前記上面
下の前記第１の導電材料に凹所を設ける工程と、前記凹
所に第２の導電材料を堆積して前記誘電体層の前記上面
とほぼ同一平面にほぼ平坦な上面を形成する工程と、前
記第２の導電材料上に第３の導電材料を形成して、前記
第２の導電材料及び前記第３の導電材料のうちの少なく
とも１つが前記第１の導電材料の酸化を防止する拡散障
壁として作用する工程とを含む。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体デバイスの
製作及び処理に関し、特に強誘電性メモリ・デバイスの
製作及び処理方法に関する。
【０００２】
【従来の技術】今日、半導体デバイスの製造産業及び電
子産業には、いくつかの傾向が存在する。デバイスは、
絶えず小さくなり、必要とする消費電力もますます小さ
くなっている。これに対する理由は、非常に小さく、か
つ携帯可能な更に多くのパーソナル装置が製作され、従
って、小さなバッテリにその唯一の電源として依存する
ことになる。例えば、セルラホン、パーソナル計算装
置、及びパーソナル音響装置は、家電市場において需要
が大きい装置である。パーソナル装置は、より小さく、
かつ更なる可搬性があることに加えて、更なる計算能力
及びオン・チップ・メモリを必要としている。これら全
ての趨勢に照らして、産業には、同一の半導体チップに
集積されたメモリ及びロジック機能を有する計算装置に
対する要求が存在する。このメモリは、好ましくは、バ
ッテリを過放電させても、メモリの内容を保持するよう
に構成されていることである。電力が継続して供給され
ない間でもその内容を保持するメモリ・デバイスは、不
揮発性メモリと呼ばれている。従来の不揮発性メモリの
例は、電気的に消去可能なプログラマブル読み出し専用
メモリ（ＥＥＰＰＲＯＭ）及びＦＬＡＳＨ ＥＥＰＲＯ
Ｍを含む。
【０００３】強誘電性メモリ（ＦｅＲＡＭ：ｆｅｒｒｏ
ｅｌｅｃｔｒｉｃ ｍｅｍｏｒｙ）は、底部電極と上部
電極との間に位置するコンデンサの誘電体として、タン
タル・ビスマス・ストロンチュウム（ＳＢＴ：ｓｔｒｏ
ｎｔｉｕｍ ｂｉｓｍｕｔｈｔａｎｔａｌａｔｅ）又は
タンタル・ジルコン酸鉛（ＰＺＴ：ｌｅａｄ ｚｉｒｃ
ｏｎａｔｅ ｔｉｔａｎａｔｅ）のような強誘電性材料
を使用した不揮発性メモリである。読み出し及び書き込
みの両動作は、ＦｅＲＡＭに対して実行される。メモリ
・サイズ及びメモリ・アーキテクチャーは、ＦｅＲＡＭ
の読み出し及び書き込みアクセス時間に影響する。表１
は、異なるメモリ形式間の差を示している。
【０００４】
【表１】
【０００５】ＦｅＲＡＭの不揮発性メモリは、強誘電性
メモリ・セルの二安定特性によっている。２形式のメモ
リ・セル、即ち単一コンデンサ・メモリ及びデュアル・
コンデンサ・メモリ・セルが使用される。単一コンデン
サ・メモリ・セル（１Ｔ／１Ｃメモリ・セル）は、必要
とするシリコン面積が少ない（従って、メモリ・アレー
の電位密度を増加させる）が、しかし雑音に対する免疫
性が劣り、プロセス上のばらつきがある。加えて、１Ｃ
セルは、記憶したメモリ状態を決定するために電圧基準
を必要とする。デュアル・コンデンサ・メモリ・セル
（２Ｔ／２Ｃ又は２Ｃメモリ・セルと呼ばれる）は、シ
リコン面積を多く必要とし、記憶した情報について異な
るサンプリングを可能にするコンプリメンタリ信号を記
憶する。２Ｃメモリ・セルは、１Ｃメモリ・セルより安
定である。
【０００６】１Ｔ／１ＣＦｅＲＡＭセルには、１トラン
ジスタ及び１メモリ・コンデンサが存在する。メモリ・
コンデンサの底部電極は、トランジスタのドレインに接
続されている。１Ｔ／１Ｃセルは、トランジスタのゲー
ト（ワード線）に信号を印加することにより読み出さ
れ、これによってコンデンサの底部電極をトランジスタ
のソース（ビット線）に接続する。次いで、上部電極の
コンタクト（プレート線又はドライブ線）にパルス信号
が印加される。従って、トランジスタのビット線上の電
位は、ビット線の容量により割り算したコンデンサの充
電電圧である。コンデンサの充電電圧は、強誘電性材料
の二安定分極状態に従っているので、ビット線の電位
は、明確な値を有し得る。センス・アンプは、ビット線
に接続され、１又は０の論理値に関連した電圧を検出す
る。センス・アンプの基準電圧は、しばしば、読み出し
中でない他のビット線に接続された強誘電性即ち非強誘
電性コンデンサの電圧である。このようして、メモリ・
セル・データが読み出される。
【０００７】強誘電性メモリの特性は、いくつかのアプ
リケーションにおいて読み出し動作が破壊的な動作であ
る。メモリ・セルにおけるデータは、読み出し動作を完
了した後、メモリ・セルに再び書き戻す必要がある。強
誘電性の分極がスイッチすると、読み出し動作は破壊的
となり、センスアンプがメモリ・セルから読み出したビ
ットと間違いのない分極値を（そのセルに）再書き込み
しなければならない。これはＤＲＡＭの動作に類似して
いる。ドライブ線電圧が強誘電性メモリをスイッチさせ
ないように十分小さければ、読み出し動作は破壊的には
ならない。一般的に、非破壊的読み出しは、破壊的読み
出しよりはるかに大きなコンデンサを必要とし、従って
それだけ大きなセル・サイズが必要となる。
【０００８】メモリ・アレーにおける２Ｔ／２Ｃのメモ
リ・セルは、ビット線（ｂｉｔｌｉｎｅ）、及び他の多
くのメモリ形式（例えば、スタティク・ランダム・アク
セス・メモリ）と共通しているビット線の反転（ｂｉｔ
ｌｉｎｅ−ｂａｒ）に接続される。メモリ・ブロックの
メモリ・セルは、メモリ行及びメモリ列により形成され
る。デュアル・コンデンサの強誘電性メモリ・セルは、
２個のトランジスタ及び２個のコンデンサを備えてい
る。第１のトランジスタは、ビット線と第１のコンデン
サとの間を接続する。第２のトランジスタは、ビット線
バーと第２のコンデンサとの間を接続する。第１及び第
２のコンデンサは、共通端子即ちプレートを有し、これ
に対してコンデンサを分極させるための信号が印加され
る。
【０００９】書き込み動作において、デュアル・コンデ
ンサ強誘電性メモリ・セルの第１及び第２のトランジス
タは、メモリに記憶する論理状態に対応したビット線及
びビット線バーの線上の相補的な論理レベルに、接続可
能にされる。コンデンサの共通端子は、書き込み動作中
にパルス駆動してデュアル・コンデンサ・メモリ・セル
を２論理状態のうちの一つに分極させる。
【００１０】読み出し動作において、二重コンデンサ・
メモリ・セルの第１及び第２のトランジスタは、第１及
び第２のコンデンサに記憶されている情報をビット線及
びビット線バーの線に接続できるようにされる。デュア
ル・コンデンサ・メモリ・セルにより、ビット線とビッ
ト線バーの線との間に差動信号が発生する。この差動信
号は、センスアンプにより検知され、センスアンプがメ
モリに記憶されていた論理レベルに対応する信号を供給
する。
【００１１】
【発明が解決しようとする課題】強誘電性メモリのメモ
リ・セルは、メモリ・セルが信頼性なしになるまでの有
限な数の読み出し動作及び書き込み動作に限定される。
ＦｅＲＡＭメモリ上で実行可能とされる動作数は、メモ
リの耐久性（ｅｎｄｕｒａｎｃｅ ｏｆ ａ ｍｅｍｏ
ｒｙ）として既知である。この耐久性は、不揮発性メモ
リを必要とする多くのアプリケーションにおいて重要な
要素である。メモリ・サイズ、メモリ速度及び電力消費
のような他の要素も、強誘電性メモリがメモリ市場にお
いて生き残れるかどうかを判断する際の役割を果たす。
【００１２】
【発明を解決するための手段】要するに、本発明は、Ｆ
ｅＲＡＭデバイスの製作に関し、このＦｅＲＡＭデバイ
スはスタンド・アロン装置か、又は他の多くの装置形式
を含む半導体チップに集積される。いくつかの必要条件
は、現在存在するか、又は他のデバイス形式を有するＦ
ｅＲＡＭ集積のための必要条件となり得る。このような
必要条件は、可能な限り、チップ上に種々のロジック・
デバイス及びアナログ・デバイスを製作するために使用
される通常のフロント・エンド及びバックエンド処理技
術を使用することを含んでおり、このチップにはＦｅＲ
ＡＭデバイスが含まれる。換言すれば、処理フローを大
きく乱す（従って、処理コスト及び複雑さを増加させ
る）ことがないように、可能な限り（入出力デバイス及
び潜在的にアナログ・デバイスに加えて）、このような
標準的なロジック・デバイスを製作する処理フローを可
能な限り使用して、チップ上にＦｅＲＡＭデバイスを単
に集積することが利益となる。
【００１３】以下の説明は、フロント・エンド・モジュ
ール（タングステン・コンタクトの形成で終わるように
定義され、タングステンは化学記号Ｗを有する）と、バ
ックエンド処理モジュール（殆どメタライゼーション）
との間に発生するＦｅＲＡＭ処理モジュールに強誘電性
コンデンサを作成する概念に基づいている。更に、Ｆｅ
ＲＡＭ処理モジュールの他の位置も提案された。例え
ば、ＦｅＲＡＭ処理モジュールがメタライゼーションの
第１の層（Ｍｅｔａｌ−１）上に配置されるときは、大
きなコンデンサを作成できる利点をもって、ビット線構
造上のコンデンサを作成することができる。このアプロ
ーチの一つの欠点は、Ｍｅｔａｌ−１（基板に最も近い
チップ上の第１のメタル層）か、又は局部的な相互接続
がＦｅＲＡＭ処理温度（例えば、タングステン用）と両
立可能とされる必要があり、又はＦｅＲＡＭ処理温度が
スタンダード・メタライゼーション（Ａｌ〜４５０℃、
Ｃｕ及び低い誘電率〜４００℃）と両立可能となるよう
に低くされる必要があるということである。この立場
は、メモリ商品向けにはいくつかの利点があるが、しか
し埋め込みメモリ・アプリケーション用にはコスト的な
欠点がある。
【００１４】ＦｅＲＡＭ処理モジュール用に可能な他の
位置は、バックエンド・プロセス・フローの終端近傍で
ある。このアプローチの主要な利点は、更に多くの製品
ツールからＦｅＲＡＭモジュールに新しい汚染物質（Ｐ
ｂ、Ｂｉ、Ｚｒ、Ｉｒ、Ｒｕ又はＰｔ）を保持すること
である。この解決方法は、第１のＦｅＲＡＭ膜の堆積後
に使用された機器がＦｅＲＡＭデバイス構造の製作に専
用されたときに、従って共用されないときに、最も実用
的となる。しかしながら、この解決方法は、スタンダー
ド・メタライゼーション構造（以上で説明した示唆限
界）と両立可能なＦｅＲＡＭ温度を必要とする欠点があ
る。加えて、下層のトランジスタに対するＦｅＲＡＭコ
ンデンサの相互接続、及び他のメタライゼーションの必
要性は、最小ＦｅＲＡＭセル・サイズと両立可能でな
い。
【００１５】他の位置に対する必要条件は、多くの同一
利害関係があるが、いくつかの必要条件は異なるものと
なる。
【００１６】ＦｅＲＡＭプロセス・モジュールは、好ま
しくは、コンデンサの底部コンタクトとしてタングステ
ン・コンタクトの使用を含む標準的な論理及びアナログ
・デバイスのフロント・エンド処理フローと両立可能で
ある。更に、ＦｅＲＡＭの熱履歴（ｔｈｅｒｍａｌ ｂ
ｕｄｇｅｔ）は、大抵のロジック・デバイスにより必要
とされる（タングステン・プラグ及びシリサイド・ソー
ス／ドレイン及びゲートを含む）低抵抗構造のようなフ
ロント・エンド構造に影響を与えないように、十分に低
いことが必要である。加えて、トランジスタ、及びダイ
オードのような他のフロント・エンド・デバイスは、汚
染に敏感である。直接的な（例えば、チップ内の拡散に
よるもの）、又は間接的な（共用機器を介するクロス・
コンタミネーション）ＦｅＲＡＭプロセス・モジュール
からの汚染は、トランジスタ及びダイオードの劣化を避
けるように対処される必要がある。更に、ＦｅＲＡＭデ
バイス及びプロセス・モジュールもスタンダード・バッ
クエンド・プロセス・フローと両立可能にする必要があ
る。従って、ＦｅＲＡＭプロセス・モジュールは、メタ
ルとトランジスタとの間でロジック・メタライゼーショ
ンの抵抗及び寄生容量の劣化を最小にする必要がある。
加えて、ＦｅＲＡＭデバイスは、何らかの変更があれ
ば、最小によるバックエンド・プロセス・フローにより
劣化されてはならない。これは、強誘電性コンデンサが
水素劣化に敏感であることを示し、かつ大抵のロジック
・バックエンド・プロセス・フローが（例えば、ＳｉＯ
2及びＳｉ3Ｎ4、ＣＶＤタングステン堆積、ＳｉＯ2ビア
・エッチング、及びフォーミング・ガス・アニールの形
成における）多くのプロセスにおいて水素及び／又は重
水素を利用しているので、重大な挑戦である。
【００１７】更に、ＦｅＲＡＭの商業的な成功は、埋め
込みメモリのコストを最小化することが必要である。総
メモリ・コストは、主として、セル・サイズ、周辺比サ
イズ、歩留りの影響、及びメモリに関連した付加的なプ
ロセス・コストに依存している。埋め込み式ＤＲＡＭ及
びＦＬＡＳＨのような標準的な埋め込み式メモリに匹敵
するビット当たりのコスト効果を得るために、標準的な
埋め込き形メモリ技術により得られるものと同様のＦｅ
ＲＡＭセル・サイズを有することが望ましい。セル・サ
イズを最小化するために本発明において説明されたいく
つかの方法は、リソグラフィのミスアライメントに対し
て余り敏感とならないようにすること、コンタクト上に
コンデンサを直接形成すること、及びコンデンサ・スタ
ック・エッチングに対して単一マスクを使用することを
含む。この特許で説明したいくつかの方法は、付加され
るプロセス・コストを低減するために、必要とするプロ
セスの複雑さを軽減させるＦｅＲＡＭプロセス・モジュ
ール及びプレーナ・コンデンサのために付加的な２つの
マスクを必要とするになる。
【００１８】本発明はプレーナ・コンデンサを使用する
ことに関するが、多くの同一の概念及び処理を使用する
ことにより、ポスト又はカップ構造を使用した３次元コ
ンデンサを製作することができる。平面構造は簡単な処
理を使用して作るのが安価なので、この構造を説明す
る。最小電荷蓄積を考慮するために必要とする平面コン
デンサがセル・サイズに限界をもたらすときは、この３
次元コンデンサが好都合である。このような状況におい
て、３Ｄ構成に関連してコンデンサ面積を増加すると、
より小さな平面セル・サイズを可能にする。ＤＲＡＭデ
バイスは、セル面積を減少させるために多年にわたりこ
のアプローチを使用していた。
【００１９】本発明の一実施例は、誘電体層を通る開口
に平坦な導電性のビアを製作する方法であって、前記誘
電体が上面と底面と複数の側面を有する前記開口とを有
する方法である。前記方法は、前記誘電体層の上面及び
前記誘電体層における前記開口に第１の導電材料を堆積
して前記開口を前記導電材料によりほぼ充填する工程
と、前記誘電体層上に配置された前記第１の導電材料の
一部を除去し、かつ前記誘電体層における前記開口に配
置された前記第１の導電材料の一部を除去して前記誘電
体層の前記上面下の前記第１の導電材料に凹所を設ける
工程と、前記凹所に第２の導電材料を堆積して前記誘電
体層の前記上面とほぼ同一平面にほぼ平坦な上面を形成
する工程と、前記第２の導電材料上に第３の導電材料を
形成して前記第２の導電材料及び前記第３の導電材料の
うちの少なくとも１つが前記第１の導電材料の酸化を防
止する拡散障壁として作用する工程とを含む。前記第２
の導電材料は、好ましくは、前記拡散障壁として作用
し、かつ前記第３の導電材料は、強誘電性コンデンサの
底部電極を形成し、かつＴｉＡｌＮ、ＴｉＳｉＮ、Ｔａ
Ｎ、ＴｉＮ、ＣｒＮ、ＣｒＡｌＮ、ＴａＳｉＮ、Ｚｒ
Ｎ、ＨｆＮ、又はそれらの任意の組み合わせ若しくはス
タックからなる。前記第３の導電材料は、好ましくは、
イリジュウム、酸化イリジュウム、又はそれらの任意の
組み合わせ若しくはスタックからなる。他の実施例にお
いて、ほぼ平坦であり、かつ前記誘電体層の上面とほぼ
同様に広がる前記上面を有するように前記凹所に第２の
導電材料を形成する前記工程は、前記凹所及び前記誘電
体層の前記上面に前記第２の導電材料を形成して前記第
２の導電材料が前記凹所を充填する工程と、前記第２の
導電材料を研磨してその誘電体層の前記上面に形成され
た前記第２の導電材料の全てをほぼ除去して前記凹所に
形成された前記第２の導電材料を平坦化する工程とを含
む。前記第１の導電材料は、好ましくは、ドーピングさ
れた多結晶シリコン、タングステン、チタン、窒化チタ
ン、タンタル、窒化タンタル、銅、アルミニウム、又は
これらの任意の組み合わせ若しくはスタックを含み、か
つ前記第２の導電材料は、Ｔｉ、Ｔａ、ＴａＮ、ＴｉＡ
ｌＮ、ＴａＳｉＮ、ＴｉＳｉＮ、ＨｆＮ、ＺｒＮ、Ｈｆ
ＡｌＮ、ＣｒＮ、ＴａＡｌＮ、ＣｒＡｌＮ、ＷＳｉx、
ＷＳｉxＮy、ＴａＳｉx、ＴｉＳｉx、Ｉｒ、Ｐｔ、Ｒ
ｕ、Ｐｄ、Ｒｄ、ドーピングされた多結晶シリコン、非
ドーピングの多結晶シリコン、及びこれらの任意の組み
合わせ若しくはスタックからなるグループから選択され
る。前記第３の導電材料は、好ましくは、ＴｉＡｌＮ、
ＴｉＳｉＮ、ＴａＮ、ＴｉＮ、ＣｒＮ、ＣｒＡｌＮ、Ｔ
ａＳｉＮ、ＺｒＮ、ＨｆＮ、又はこれらの任意の組み合
わせ若しくはスタックからなるグループから選択された
導体からなる。
【００２０】図の全般にわたり同様又は同等の構成を表
すために同一の参照番号を使用する。これらの図は縮尺
に対応して描かれてはいない。これらの図は、単に本発
明の方法の作用を説明するために示すものである。
【００２１】
【発明の実施の形態】本発明の以下の説明は、一チップ
上のディジタル信号プロセッサ、マイクロプロセッサ、
スマート・カード、マイクロコンピュータ、マイクロコ
ントローラ又はシステムに見られるロジック・デバイス
及び他のデバイスと共にＦｅＲＡＭデバイスを集積化す
ることに関すると同時に、本発明をスタンド・アロンＦ
ｅＲＡＭデバイス、又は多くの他のデバイス形式を有す
る半導体チップに集積したＦｅＲＡＭデバイスを製作す
るために使用することができる。特に、標準的な半導体
メモリと比較して本発明により改良されたＦｅＲＡＭデ
バイスのパフォーマンスは、ＦｅＲＡＭを、低電力及び
高度のデバイス集積度を必要とするあらゆる携帯装置用
に選択するメモリにするように見える。ここで示す図及
びこれらの図に関連する説明は、単に説明目的のために
提供されている。当該技術分野において通常に習熟する
者は、この説明に基づいて、他の実施、図及び以下の説
明において示されたデバイス及び構造を製作する方法を
実現すると思われる。例えば、浅いトレンチ分離構造
（ＳＴＩ）を説明したが、フィールド酸化領域（ＬＯＣ
ＯＳ領域としても知られている）又は注入領域のよう
に、従来のどのような分離構造も使用することができ
る。加えて、構造１０２は、好ましくは、ｎ型又はｐ型
となるようにドーピングされる単結晶シリコン基板であ
るが、構造１０２（図１）は、単結晶シリコン基板上に
エピタキシャル・シリコン層を製作することにより形成
されてもよい。
【００２２】図１を参照すると、図１には２つのデバイ
スが示されている。デバイス１０３は、本発明のＦｅＲ
ＡＭセルの部分製作バージョンを表し、またデバイス１
０５は、あらゆる高電圧トランジスタ、低電圧トランジ
スタ、高速度ロジック・トランジスタ、入出力トランジ
スタ、アナログトランジスタ、又は他の任意のデバイス
を表し、このデバイスは、ディジタル信号プロセッサ、
マイクロプロセッサ、マイクロコンピュータ、又は他の
任意の半導体デバイスを含めることができる。デバイス
１０３に設けられた特殊なセル構造を除き、デバイス１
０３に使用された構造は、デバイス１０５のデバイス構
造と同一でなければならない（デバイス１０５にあり得
るデバイス形式の相違のために、これらのトランジスタ
にあり得るいくつかのばらつきを除く）。
【００２３】基本的に、ゲート構造１０６は、ゲート誘
電体（好ましくは、二酸化シリコン、窒化酸素（ｏｘｙ
ｎｉｔｒｉｄｅ）、窒化シリコン、ＢＳＴ、ＰＺＴ、ケ
イ酸塩、そのほかの高ｋ材料、これらの組み合わせ若し
くはスタック）、ゲート電極（好ましくは、ケイ化物に
よりｐ型又はｎ型にドーピングされた多結晶シリコンか
らなり、このケイ化物は、上面に、又はチタン、タンタ
ル、ＴａＮ若しくは金属のようなメタル上に形成され
る）、及びサイドウォール絶縁体（好ましくは、酸化
物、窒化物、酸窒化、これらの任意の組み合わせ、又は
これらのスタック）を含む。一般的に、属の用語の酸化
物、窒化物及び酸窒化は、酸化シリコン及び窒化シリコ
ン，及び酸窒化シリコンを云う。一般的に、用語「酸化
物」は、ホウ素及び／又はリン・ドーピングされた酸化
シリコンと共に、ドーピングされた酸化物を含む。ソー
ス／ドレイン領域１０８は、好ましくは、通常のドーパ
ント及び処理条件を使用して注入される。ポケット注入
と共に、軽くドーピングされたドレイン・エクステンシ
ョンを使用することもできる。加えて、ソース／ドレイ
ン領域１０８は、（好ましくは、チタン、コバルト、ニ
ッケル、タングステン、又は他の通常的なケイ化物によ
り）ケイ化物化されてもよい。
【００２４】誘電体層１１２は、基板及び形成するゲー
ト構造に対するコンタクト用の開口を形成するように、
基板の全体にわたり形成され、パターン化され、かつエ
ッチングされる（工程２０２）。これらの開口は、プラ
グ１１４（好ましくは、例えばタングステン、モリブデ
ン、チタン、窒化チタン、窒化タンタル、ケイ化金属の
ようなメタルからなり、このケイ化金属は、Ｔｉ、Ｎｉ
又はＣｏ、銅、又はドーピングされた多結晶シリコンの
ようなを含む）。ライナー／バリア層は、プラグ１１４
と誘電体層１１２との間に形成されても、又はされなく
てもよい。ライナー／バリア層１１６は、図１に示され
ており、好ましくは、Ｔｉ、ＴｉＮ、ＴａＳｉＮ、Ｔ
ａ、ＴａＮ、ＴｉＳｉＮ、これらのスタック、又は通常
的な他のあらゆるライナー／バリア材料からなる。コン
タクトは、好ましくは、ソース領域、ドレイン領域及び
ゲート構造のケイ化領域上に乗るように形成される。
【００２５】誘電体層１１２は、好ましくは、多分、ゲ
ートに隣接する窒化シリコンを含む水素又は重水素層を
有し、（ホウ素又はリンのような好ましいドーパントに
よってドーピングされた、又はドーピングされていな
い）ＳｉＯ2からなる。拡散バリアの堆積後に、この拡
散バリアは、化学機械的研磨のような処理を使用して、
改良されたリソグラフィーの重なり合う層のために平坦
化される可能性がある。加えて、平坦化処理後に堆積さ
れることになるＡｌＯx、ＡｌＮ、Ｓｉ3Ｎ4、ＴiＯ2、
ＺｒＯ2、又はＴａＯxのような誘電体層１１２の上面近
傍に、付加された拡散バリア／エッチ・ストップを設け
てもよい。この拡散バリアは、ダマシン処理を使用して
コンタクトに対してビア即ちメタライゼーションを作成
するときに、特に有用である。プラグ１１４の形成は、
この任意選択的なバリア／エッチ・ストップを通ってエ
ッチングを必要とする。
【００２６】コンタクト上に位置するメタル構造の形成
は、バックエンド処理の一部とみなされる。特殊なＦｅ
ＲＡＭ処理モジュール以外のバックエンド処理工程は、
半導体産業において標準的なものでなければならない。
従って、メタライゼーションは、Ａｌ又はＣｕとなる。
好ましくは、Ｃｕがダマシン・アプローチにおいて使用
されている間に、Ａｌをエッチングするのが好ましい。
しかしながら、更に、ダマシン処理において形成された
Ｃｕ及びＡｌをエッチングしてもよい。アルミニウム・
メタライゼーションは、好ましくは、ＣＤＶタングステ
ン・プラグ又はＡｌプラグを有し、またＡｌは、好まし
くは、エレクトロマイグレーション抵抗を改善するため
にＣｕドーピングされる。Ａｌ用のメタル拡散バリア
は、好ましくは、ＴｉＮ及び／又はＴｉを含む。銅メタ
ライゼーションは、好ましくは、Ｔｉ、ＴｉＮ、ＴａＳ
ｉＮ、Ｔａ、窒化タンタル及び／又はＴｉＳｉＮ拡散バ
リアを有するＣｕ又はＷプラグを有する。薄い誘電体層
（図示なし）は、各レベル間誘電体（ＩＬＤ）層（誘電
体層１１２、１３４、及び１６０）間に形成されてもよ
い。形成されたのであれ、この薄い層は、好ましくは、
窒化シリコン、炭化ケイ素、ＳｉＣＮＯ又は酸化シリコ
ン（好ましくは、高密度プラズマ酸化）からなる。加え
て、レベル間の誘電体層１１２、１３４、及び１６０
は、好ましくは、酸化物、ＦＳＧ、ＰＳＧ、ＢＰＳＧ、
ＰＥＴＥＯＳ、ＨＤＰ酸化物、窒化シリコン、酸窒化シ
リコン、炭化ケイ素、カルボ酸窒化ケイ素、低誘電率材
料（好ましくは、ＳｉＬＫ、多孔性ＳｉＬＫ、テフロン
（登録商標）、低Ｋポリマ（多分、多孔性）、エアゾ
ル、キセロゲル、黒ダイヤド、ＨＳＱ、又は他の任意の
多孔性ガラス材料）、又はそれらの組み合わせ若しくは
スタックからなる。相互接続線及びメタル線は、好まし
くは、同一材料からなる。プラグ１３６及び１５０と、
導電１４４及び１６４とは、好ましくは、メタル材料
（好ましくは、銅、アルミニウム、チタン、ＴｉＮ、タ
ングステン、窒化タングステン、又はそれらの任意の組
み合わせ若しくはスタック）からなる。バリア／ライナ
ーは、プラグとレベル間の誘電体層との間に形成されて
もよい。形成されたときは、バリア／ライナー層（層１
３８及び１４８と、ライナー１４２、１４６、１６２及
び１６６として示されている）は、好ましくは、Ｔｉ、
ＴｉＮ、Ｗ、窒化タングステン、Ｔａ、窒化タンタル、
通常的なあらゆるバリア／ライナー層、又はそれらの任
意の組み合わせ又はスタックからなる。相関誘電体及び
プラグ材料は、ＦｅＲＡＭの熱履歴と両立可能でなけれ
ばならない。既存の技術（即ち、Ｗプラグ及びＳｉＯ2
ＩＬＤに関連するもの）により、ＦｅＲＡＭの熱履歴
は、約６００又は６５０℃未満でなければならない。Ｉ
ＬＤが低誘電率（以下、「低Ｋ」という）層を含むよう
に変更されたときは、ＦｅＲＡＭの熱履歴を更に減少さ
せる必要がある。従って、好ましくは、層間の誘電体層
１１２は、（ドーピングされた及び／又はドーピングさ
れていない）酸化シリコン、窒化シリコン、及び／又は
酸窒化シリコンのように、６００℃を超える熱履歴に耐
えられる材料である。
【００２７】レベル１２７は、ＦｅＲＡＭセル（ＦｅＲ
ＡＭ処理モジュール）に適応するように追加される。Ｆ
ｅＲＡＭ処理モジュールは、強誘電即ち高誘電率のコン
デンサの製作が新しい処理モジュールについての最大熱
履歴をもって容易に、しかもバックエンド処理の熱履歴
に影響させることなく、付加可能にする。特に、このレ
ベルは、高密度のメモリと両立可能なビット線構成下に
コンデンサを有したＦｅＲＡＭデバイスを可能にする。
しかしながら、平坦化が必要でないときは、デバイス１
０５に層１２７を形成していなくとも、ＦｅＲＡＭデバ
イスを形成することは可能である。従って、ＦｅＲＡＭ
部１０３は、領域１０５より層１２７の高さだけ高くな
る。
【００２８】ＦｅＲＡＭのコンデンサ１２５は、いくつ
かの層からなる。導電性バリア層１２２は、プラグ１１
４が後続のコンデンサ誘電体の処理中に保護される必要
があるか否かによって、形成されても、形成されなくて
もよい。形成されたときは、導電性バリア層１２２は、
好ましくは、ＴｉＡｌＮ又は他の複数の可能バリア（そ
のうちのいくつかは、ＴｉＮと比較して遅い酸化速度を
有する）からなり、他の複数の可能バリアは、ＴａＳｉ
Ｎ、ＴｉＳｉＮ，ＴｉＮ，ＴａＮ、ＨｆＮ、ＺｒＮ、Ｈ
ｆＡｌＮ、ＣｒＮ、ＴａＡｌＮ、ＣｒＡｌＮ又は他の任
意の導電材料を含む。この層の厚さは、好ましくは、６
０ｎｍ（０．１８ｕｍビアに対して）と同程度である。
将来、ビア・サイズのスケーリングは、同様にバリア厚
さのスケーリングも可能にする。これらのバリア層に関
する好ましい堆積技術は、Ａｒ＋Ｎ2又はＡｒ＋ＮＨ3を
使用する反応性スパッタ堆積である。Ａｒは、コスト及
びパフォーマンスに基づいてスパッタ堆積又は物理的エ
ッチングに使用される標準的な不活性ガスであることに
注意すべきである。この文書において説明している処理
全般にわたるこれらのアプリケーションに対してＡｒの
代わりに、他の不活性ガスを使用することもできる。使
用可能とされる他の堆積技術は、化学気相成長法（ＣＶ
Ｄ）又はプラズマ・エンハンスドＣＶＤ（ＰＥＣＶＤ）
を含む。窒化物のＣＶＤは、有機金属前駆物質を使用す
るときは、実際に、特にカルボ酸窒化に帰結し、これ
は、多くの場合で許容される。好ましいＷコンタクトの
ときに、これは、２層拡散バリアを堆積するのが好まし
い。第１に、ＣＶＤ ＴｉＮ（４０ｎｍが好ましい）を
堆積し、ＰＶＤ ＴｉＡｌＮ（３０ｎｍが好ましい）が
続く。更に好ましいのは、ＴｉＡｌＮ（〜６０ｎｍ）の
ＣＶＤ又はＰＥＣＶＤ堆積である。ＴｉＡｌＮにおける
アルミニウムの好ましい比率は、約３０〜６０％Ａｌで
あり、酸化物抵抗を改善するために４０〜５０％がより
好ましい。一般的に、良好な拡散バリア（例えば、本発
明の一実施例のもの）は、酸素安定底部電極材料をより
薄く又はより高い温度を使用可能にする。
【００２９】下層のコンタクト構造との電気的な接続を
行うために、導電性バリア層１２２上に又は誘電体層１
１２上に、コンデンサ１２５の底部電極１２４を直接形
成する。好ましくは、底部電極は、厚さ２５〜１００ｎ
ｍ近傍にあり、酸素中で安定であり、かつ貴金属、又は
イリジュウム、酸化イリジュウム、Ｐｔ、Ｐｄ、ＰｄＯ
ｘ、Ａｕ、Ｒｕ、ＲｕＯx、Ｒｈ、ＲｈＯx、ＬａＳｒＣ
ｏＯ3、（Ｂａ，Ｓｒ）ＲｕＯ3、ＬａＮｉＯ3若しくは
これらの任意のスタック又は組み合わせのような酸化導
体からなる。貴金属を使用した電極のときは、コスト及
び集積の容易さの観点から、可能な限り薄い相を使用す
るのが好都合である。ＰＺＴコンデンサ用に好ましい底
部電極は、５０ｎｍＩｒか、又は３０ｎｍＩｒＯx及び
２０ｎｍＩｒからなるスタックであり、これは、好まし
くは、Ｉｒ（Ａｒ）に対するスパッタ堆積、及び／又は
ＩｒＯxに対する反応性スパッタ堆積（Ａｒ＋Ｏ2）によ
り堆積される。強誘電性堆積温度が低ければ、それだけ
薄い電極を可能にし、好ましいものになる。これらの相
に対する好ましい堆積技術は、スパッタ堆積、反応性ス
パッタ堆積、又は化学気相成長法堆積である。底部電極
の応力を制御するために、好ましくは、底部電極の応力
緩和及び／又はマイクロ構造の安定性を改善するため
に、ポスト底部電極アニールを実行する。典型的なアニ
ール条件は、４００〜６００℃で酸素ガス又は不活性ガ
スの混合物中に２〜１０分間である。このアニールは、
底部電極の形成後、好ましくは、ＩＬＤ１６０の形成の
前の任意時に実行されてもよい。
【００３０】コンデンサ誘電体は、底部電極上に形成さ
れる（ステップ２０８）。コンデンサ誘電体１２６は、
好ましくは、厚さ１５０ｎｍ（より好ましくは、厚さ１
００ｎｍ未満、最も好ましくは、厚さ５０ｎｍ未満）で
あり、Ｐｂ（Ｚｒ、Ｔｉ）Ｏ 3（ＰＺＴ−−タンタル・
ジルコン酸塩鉛）のような強誘電性材料と、ドナー（Ｎ
ｂ、Ｌａ、Ｔａ）、アクセプタ（Ｍｎ、Ｃｏ、Ｆｅ、Ｎ
ｉ、Ａｌ）及び／又は両方によりドーピングされたＰＺ
Ｔと、ＳｒＴｉＯ3、ＢａＴｉＯ3又はＣａＴｉＯ3によ
りドーピングされ、かつ合金にされたＰＺＴと、タンタ
ル・ビスマス・ストロンチュウム（ＳＢＴ）と、タンタ
ル・ニオブ酸塩ビスマス・ストロンチュウム（ＳＢＮ
Ｔ）若しくはタンタル・ビスマス、タンタル・ビスマ
ス、ＢａＴｉＯ3、ＰｂＴｉＯ3若しくはＢｉ2ＴｉＯ3の
ような他のペロブスカイト層と、からなる。ＰＺＴは、
最も高い分極、及び前述の材料の最も低い処理温度を有
するので、コンデンサ誘電体用に最も好ましい選択とな
る。加えて、好ましいＺｒ／Ｔｉの組成は、良好な強誘
電性スイッチング特性（大きく切り換えられた分極、及
び比較的に四角形状のヒステリシス・ループ）を得るた
めに、それぞれ約２０／８０である。
【００３１】ほぼ６５／３５の代替的なＺｒ／Ｔｉの組
成は、コンデンサ特性において均一性を最大化するため
に好ましいものとなる。あらゆる状況において、約０．
０５〜１％ドナー・ドーパントによりドナー・ドーピン
グされたＰＺＴを有することが好ましい。ドナー・ドー
パントは、ポイント欠陥集中を制御するのを支援するこ
とにより、ＰＺＴの信頼性を改善する。これらの誘電体
のために好ましい堆積技術は、有機金属化学気相成長法
（ＭＯＣＶＤ）である。ＭＯＣＶＤは、薄膜（即ち厚さ
１００ｎｍ未満の膜）に特に好ましい。薄いＰＺＴは、
集積をより簡単（エッチングする材料がより少ない）、
かつより安価（従って、より少ない前駆物質を堆積する
ために、より少ない材料）にする際に極めて効果的であ
って、より低い電圧動作（ほぼ同一の強制電界に対して
より低い強制電圧）を可能にする。コンデンサ誘電体
は、単結晶状態若しくは多結晶状態に堆積され、又は低
温でアモルファス相に堆積され、次いでポスト・堆積ア
ニールを使用して結晶化される。これは、一般的に、Ｂ
ｉ強誘電性膜に対して行われる。ポスト堆積結晶化アニ
ールは、電極堆積又はポスト・コンデンサ・エッチング
・アニールのように、ポスト堆積後に、又は後処理工程
後に直ちに実行されてもよい。好ましいＭＯＣＶＤ Ｐ
ＺＴアプローチは、４５０〜６００℃間（より好ましく
は、５００〜５５０℃間）の温度で堆積された多結晶膜
に帰結する。
【００３２】上部電極は、コンデンサ誘電体１２６上に
形成される（工程２１０）。本発明のこの実施例では、
上部電極は、層１２８及び１３０として示されている。
しかしながら、上部電極は、１層に実施可能とされるに
過ぎない。好ましくは、層１２８は、酸化イリジウム
（好ましくは、厚さ１００ｎｍ未満、より好ましくは、
厚さ５０ｎｍ未満）からなり、層１３０は、イリジウム
（好ましくは、厚さ１００ｎｍ未満、より好ましくは、
厚さ５０ｎｍ未満）からなる。特に、多くの反対の状態
書き込み／読み出し動作による劣化（疲労）を最小化す
るように、Ｐｂに基づく強誘電体としては、純粋な貴金
属よりもＩｒＯx、ＲｕＯx、ＲｈＯx、ＰｄＯx、ＰｔＯ
x、ＡｇＯx、（Ｂａ，Ｓｒ）ＲｕＯ3、ＬａＳｒＣｏ
Ｏ3、ＬａＮｉＯ3、ＹＢａ2Ｃｕ3Ｏ7-xのような導電性
酸化物の上部電極を有するのが好都合である。更に、Ｓ
ＢＴのようなＢｉを含む多くの強誘電体は、Ｐｔ、Ｐ
ｄ、Ａｕ、Ａｇ、Ｉｒ、Ｒｈ及びＲｕのような貴金属の
電極を使用することもでき、かつそのまま良好な疲労特
性を保持している。上部電極が酸化物のときは、上面メ
タル・コンタクトと酸化物との間で低接触抵抗を維持す
るために、その上に貴金属層を有すると好都合である。
例えば、ＩｒＯxと接触しているＴｉＮ層は、次の熱処
理中に断熱の作用をするＴｉＯ2を形成することができ
る。Ｐｔ、Ｒｕ、Ｐｄ、又はＩｒのような高価な貴金属
を使用した電極のときは、コスト及び集積の観点から、
可能な限り薄い層として使用すると都合がよい。ＰＺＴ
電極のときに、上部電極のスタックは、好ましくは、Ａ
ｒ中でＰＶＤにより、ＰＺＴコンデンサ誘電体の上面で
反応性のＰＶＤにより堆積された約２０ｎｍのＩｒＯx
上に、堆積された約１０ｎｍのＩｒからなる。ＩｒＯx
は、比較的に低スパッタ電力、従って、遅い堆積速度
（２０ｎｍ未満が好ましい）により、４００℃未満で５
０％と８０％との間のＯ2と残留アルゴンとの混合物中
で堆積されるのが好ましい。上部電極における応力を制
御するためにハードマスクを堆積する前に、上部電極を
アニールすることが可能である。例えば、アニールされ
た電極における応力が引張りとなる一方、スパッタ堆積
の電極は、圧縮応力を受けるのが典型的である。
【００３３】コンデンサ・スタック全体は、好ましく
は、パターン化され、かつ好ましくは、いくつかの層に
対して異なるエッチング液を適用して、一度にエッチン
グされるが（工程２１４）、しかし、次の層又は複数層
を形成する前に、各層又はグループ化した複数層をエッ
チングすることができる。多数層又は全ての層が同時に
エッチングされるときは、好ましくは、ハード・マスク
層１３２がスタック上に形成される（工程２１２）。好
ましくは、ハードマスクは、エッチング処理中はその統
合性を保持するように、十分な厚さの材料からなる。こ
のハードマスクは、好ましくは、厚さ約５０〜５００ｎ
ｍ（より好ましくは、厚さ約１００〜３００ｎｍ、最も
好ましくは、約２００ｎｍ）であり、ＴｉＡｌＮ、Ｔｉ
Ｎ、Ｔｉ、ＴｉＯ2、Ａｌ、ＡｌＯx、ＡｌＮ、ＴｉＡ
ｌ、ＴｉＡｌＯx、Ｔａ、ＴａＯx、ＴａＮ、Ｃｒ、Ｃｒ
Ｎ、ＣｒＯx、Ｚｒ、ＺｒＯx、ＺｒＮ、Ｈｆ、ＨｆＮ、
ＨｆＯ x、酸化シリコン、低Ｋ誘電体、又はそれたの任
意的なスタック若しくは組み合わせからなる。ハードマ
スク・スタックの１例は、スパッタ堆積された５０ｎｍ
のＴｉＡｌＮ、又はＴｉＮ上に、ＰＥＣＶＤ堆積された
３００ｎｍのＳｉＯ2である。ハードマスクの厚さは、
種々の材料のエッチング処理及び相対的エッチング速
度、エッチングされた層の厚さ、要求されるオバーエッ
チング量、並びに全ての層のエッチング後に残留してい
る所望ハードマスク厚さにより、制御される。これらの
層が薄ければ、それだけ薄いマスクに帰結する。ハード
マスクは、コンデンサ・スタックをエッチングした後に
除去されても、又はなくともよい。ハードマスク１３２
が除去されないときは、導電材料のハードマスクを形成
することが好ましい。しかしながら、非導電性又は半導
体材料を使用してもよいが、しかしコンデンサの上部電
極との相互接続は、好ましくは、上部電極に直接接続を
行うようにこのハードマスクを介して形成される必要が
ある。
【００３４】ハードマスクの堆積は、ハードマスク・プ
ロファイル及び残りのハードマスク厚さを良く制御する
ために異なる材料の単一又は多重スタックであってもよ
い。窒化金属ハードマスクに好ましい堆積処理は、Ａｒ
＋Ｎ2ガスの混合物を使用したスパッタ堆積である。ハ
ードマスクを含む酸化シリコンの好ましい堆積処理は、
ＴＥＯＳ ＰＥＣＶＤである。
【００３５】コンタクト形成後のいくつかの異なる堆積
工程を説明した。特に、底部拡散バリア、底部電極、強
誘電体、上部電極及びハードマスク。これらの処理工程
で使用したデバイスの全て又はほぼ全ての部分は、潜在
的に強誘電体の要素により汚染されたとみなす可能性が
ある。従って、デバイスのこれらの部分は、専用になっ
ていると思われる。ウェーハは、高くなければ、ウェー
ハの裏側で最大の可能性をもってかなりの汚染がある。
ハードマスク堆積後の次の処理工程は、典型的には、リ
ソグラフィーである。このツールを介して裏側の汚染に
より処理ウェーハがツールを汚し、従って、このツール
を介してこれらの裏側のＦｅＲＡＭ汚染により処理され
たクリーンなウェーハを汚すに至る。従って、リソグラ
フィ装置を共用できるようにＦｅＲＡＭウェーハの裏面
を洗浄にして、何らのＦｅＲＡＭ汚染なしに、リソグラ
フィ装置によりクリーンなウェーハを処理できることが
好ましい。ハードマスクがＳｉＯ2のような標準的な材
料を含むときは、ハードマスクのこの後者部分を堆積す
る前に、ウェーハの裏面を洗浄することができる。例え
ば、ハードマスクがＴｉＡｌＮ上のＳｉＯ2からなると
きは、ＴｉＡｌＮ堆積処理前、かつＳｉＯ2堆積処理前
にウェーハの裏面を洗浄することが好ましい。これは、
ＳｉＯ2堆積ツールが汚染するのを防止し、従って、共
用するのを可能にする。洗浄処理は、裏面の汚染要素及
びこれらの汚染レベルによる。好ましいアプローチ（Ｐ
ＶＤバリア、ハードマスク、底部電極、上部電極及びＭ
ＯＣＶＤ ＰＺＴ）を仮定し、ＭＯＣＶＤ処理が縁部を
除外しないと仮定して、連続する膜を除き、裏面のＩｒ
が低いレベルとなる。従って、この形式のウェーハ汚染
に対して、好ましい裏面ウェーハの洗浄処理は、縁部近
傍でウェーハの前側の背部、縁部及び小さな領域をエッ
チングするウエット・エッチング処理である。このエッ
チ処理は、ウェーハの裏面に存在する材料（例えば、こ
れがＳi、ＳｉＯ2又はＳi3Ｎ4のとき）にいくらか依存
している。ウエット・エッチングＰＺＴは、好ましく
は、例えばＨ2Ｏ＋ＨＦ＋ＨＣｌ又はＨ2Ｏ＋ＮＨ3Ｆ＋
ＨＣｌのように、強力なフッ酸か、又は塩素エッチング
薬品とフッ素エッチング薬品との酸混合物を使用して達
成される。
【００３６】コンデンサ・スタックに対するパターン及
びエッチング処理は、１リソグラフィ工程のみにより実
行されることが好ましい。これは、安価であるばかりで
なく、１回以上のリソグラフ工程を使用するときに必要
となるミスアライメント許容誤差をなくすことにより、
セル・サイズをより小さくするのを可能にする。以上で
述べたように、好ましいアプローチは、多重エッチング
処理で１ハードマスクを使用することである。より急峻
なサイドウォール傾斜、従ってより小さな臨界寸法（Ｃ
Ｄ）の成長をも達成するために、高くした温度を使用す
ることにより、これらのエッチング処理を変更すること
ができる。一般的に、ＣＤ成長を最小化することは好ま
しいことであって、これは、エッチング・プロファイル
をより急峻に、かつ／又は層をより薄くすることによ
り、達成可能となる。ハードマスクを利用した本発明の
一実施例の低温度エッチング処理は、ＴｉＡｌＮ構造プ
ロファイルが鋭いと同時に、ＰＺＴ及びＩｒ構造に対し
て約７４度のサイドウォール傾斜を達成する。Ｉｒ及び
ＰＺＴのエッチング速度（低エッチング速度材料）は、
約１００ｎｍ／分である。
【００３７】エッチング処理は、汚い処理であり、従っ
て、エッチング・ツール及びウェーハの前側、縁部及び
裏面には、ＦｅＲＡＭ汚染を有する、又はＦｅＲＡＭ汚
染と共にエッチング残留物がある。そのために、ウェー
ハの前側を洗浄し、エッチング残留物を化学的に除去
し、かつ多分、損傷したＰＺＴの薄い層を除去する必要
がある。このポスト・コンデンサ・エッチングの湿式洗
浄（ｗｅｔ ｃｌｅａｎ）は、いくつかのエッチング条
件及び化学薬品により、脱イオン水（ＤＩ水又はＤＩ
Ｗ）洗浄（メガソニックあり又はなしのタンク浸漬に続
くスピン・リンス・ドライ）のように簡単である思わ
れ、又は清浄度を改善するため若しくはより多くの損傷
を除去するために、酸を使用するものでもよい。更に、
エッチング処理は、サイドウォールに貴金属のようなエ
ッチング材料をエッチングするのが困難な導電層の再堆
積に帰結し得る。例えば、Ｉｒ底部電極によっては、Ｐ
ＺＴのサイドウォールに再堆積する可能性があり、これ
がコンデンサにとって許容できない高い漏洩電流に帰結
する。湿式洗浄（工程２１６）は、化学薬品を使用して
このような好ましくない物質を除去するために使用され
てもよく、この化学薬品が僅かに強誘電性材料をエッチ
ングし、好ましくない物質を溶液中に保持することにな
る。ウェーハの裏面及び縁部は、ＦｅＲＡＭ要素の再堆
積により著しく汚されている可能性高い。これらは、共
用ツールにおいて処理する前に除去されるべきである。
【００３８】コンデンサ・エッチングは、修復を要する
強誘電体の損傷及び劣化に帰結する。この損傷を修復す
る一つの方法（工程２１６）は、（発生してしまったか
も知れない酸素損失を修復するように）Ｏ2プラズマを
照射することにより、及び／又は酸素を加えるように、
及びエッチング処理により発生した損傷面の結晶度を改
善するように不活性環境即ち酸化環境においてＲＴＡ又
は電気炉アニールによる方法である。ＰＺＴにとって、
このアニールは、好ましくは、約５００〜６５０℃（電
気炉アニールのときは、期間が好ましくは１５分〜２時
間となる）で、又は５５０〜７００℃（電気炉アニール
のときは、期間が好ましくは１０分〜６０秒となる）で
実行される。
【００３９】コンデンサのサイドウォールは、好ましく
は、かなり急勾配である。サイドウォール拡散バリア
は、好ましくは、層１３４の形成及び相互接続のエッチ
ング前に、コンデンサ・スタック上に形成される（工程
２１８）。サイドウォール拡散バリアは、コンデンサを
短絡させることなく、相互接続のミスアライメントを許
容するので、重要であり、これは、大抵の物質がコンデ
ンサに拡散するのを防止し、かつコンデンサより拡散す
る物質から残りの構造を保護する。本発明のこの実施例
では、サイドウォール拡散バリアが２層（層１１８及び
１２０）であるが、サイドウォール拡散バリアは、更に
多い又は更に少ない層であってもよい。好ましくは、層
１１８は、約厚さ３０ｎｍであり、ＡｌＯx、Ｔａ
2Ｏ5、ＡｌＮ、ＴｉＯ2、ＺｒＯ2、ＨｆＯ2又はこれら
の任意のスタック又は組み合わせからなる。また、層１
２０は、窒化シリコン、ＡｌＮ、又はこれらの任意のス
タック又は組み合わせからなる。メタル酸化物又は窒化
物（これは、特に、有機金属前駆物質を使用したとき
は、カルボ酸窒化であってもよい）を堆積するために好
ましい処理は、最小遊離水素（即ち、Ｈ2よりもＨ2Ｏが
形成されるように、十分な酸素）を有する条件下のＭＯ
ＣＶＤである。更に、プラズマ・エンハンスドＣＶＤ又
はＭＯＣＶＤ処理を使用することも可能である。代わっ
て、（酸素に対して）Ａｒ＋Ｏ2、又は（酸窒化に対し
て）Ａｒ＋Ｏ2＋Ｎ2により、反応性スパッタ堆積を使用
することもできる。窒化シリコン用の好ましい処理は、
ＣＶＤ又はＰＥＣＶＤである。低水素処理のときは、処
理ガスは、ＳｉＨ4及びＮ2でなければならない。ただ
し、Ｎ2の流量は、ＳｉＨ4の流速よりかなり大きい。無
水素ＰＥＣＶＤ Ｓｉ3Ｎ4堆積処理のときは、ＳｉＣｌ
4＋Ｎ2を使用する必要があって、ＳｉＣｌ4の流量より
はるかに大きいＮ2の流量を有することもまた、都合よ
いことである。ここで挙げた好ましい実施例において、
ＳｉＨ4層は、コンタクト・エッチング・ストップとし
て使用される一方、ＡｌＯx層は、Ｐｂ及びＨ拡散バリ
アとして使用される。
【００４０】ビア・エッチングをサイドウォール層（例
えば、ＡｌＯx）上で停止するように、ビア・エッチン
グを変更できるときは、これはエッチ・ストップとな
り、付加的な層（即ち、Ｓｉ3Ｎ4）は不必要となる。こ
の場合に、サイドウォールの厚さを増加させてもよい。
【００４１】代替的なアプローチは、堆積後にサイドウ
ォール材料をエッチバックすることである。このエッチ
バックは、拡散バリア（複数の拡散バリア）の堆積後に
実施されてもよい。好ましい一実施例では、ＡｌＯ
x（約４０ｎｍが好ましい）を堆積し、続いて塩素を含
むエッチング・ガス（例えば、ＢＣｌ3又はＣｌ2）を使
用したエッチバックをし、続いてＰＥＣＶＤによるＳｉ
3Ｎ4の堆積（約３０ｎｍが好ましい）をする。
【００４２】エッチングの損傷がアニールによりまだ修
復されていないときは、サイドウォール拡散バリア堆積
後にアニールを実行してもよい。ＰＺＴのときは、この
アニールは、好ましくは、約５００〜６５０℃（電気炉
アニールのときは、約１５分〜２時間）又は５５０〜７
００℃（ＲＴＡのときは、約１０秒〜６０秒）実行され
る。６５０℃で１分間のＲＴＡがより好ましい。約５０
０℃未満の最大熱履歴により強誘電体コンデンサ上に直
接形成される層間の誘電体層の選択として低Ｋ材料を選
択したのであれば、このオプションは好ましものとな
る。このアニールを酸化又は不活性環境条件中で実行す
ることができる。
【００４３】ＡｌＯx堆積処理の開始時に、ウェーハの
前側はフロント・エンドを露出させている。ＡｌＯxの
堆積処理は、（約１０10ａｔｏｍｓ／ｃｍ2である約ケ
ア・アバウト・レベル（ｃａｒｅ ａｂｏｕｔ ｌｅｖ
ｅｌ）で次のウェーハ状の付加的なＦｅＲＡＭ汚染であ
ると定義される）ツールの汚染に帰結することもあり、
ないこともある。ＦｅＲＡＭウェーハ上のＡｌＯx堆積
処理が汚染に帰結していないときは、このサイドウォー
ル拡散バリアを堆積する前に、ウェーハの裏面を湿式洗
浄するのが好ましい。ＦｅＲＡＭウェーハ上のＡｌＯx
堆積処理が汚染に帰結するときは、この工程後に好まし
い裏面洗浄を行うことができる。ウェーハの裏面を洗浄
するために使用される湿式の化学薬品は、裏面の汚染が
異なった要素濃度レベルを有するものと想定されるの
で、最初に使用されたものと異なることがある。
【００４４】サイドウォール拡散バリア上に層間誘電体
（複数の層間誘電体）を堆積する（工程２２０）。各レ
ベル間の誘電体層（層１１２、１３４及び１６０）間に
薄い誘電体層（図示なし）を形成することができる。形
成されると、この薄い層は、好ましくは、窒化ケイ素、
炭化ケイ素、（ＳｉＣＮＯ）又は酸化ケイ素（好ましく
は、高密度プラズマ酸化）からなる。加えて、レベル間
の誘電体層１１２、１３４及び１６０は、好ましくは、
酸化物、ＦＳＢ、ＰＳＧ、ＢＰＳＧ、ＰＥＴＥＯＳ、Ｈ
ＤＰ酸化物、窒化ケイ素、酸窒化シリコン、炭化ケイ
素、カルボ酸窒化ケイ素、低誘電率材料（好ましくは、
ＳｉＬＫ、多孔性ＳｉＬＫ、テフロン、低Ｋポリマ（多
分、多孔性）、アエロゲル、キセロゲル、黒ダイヤド、
ＨＳＱ、他の任意の多孔性ガラス材料）、又はこれらの
組み合わせ又はスタックからなる。第１及び第２のＩＬ
Ｄ（１１２、１３４）の熱履歴は、ＦｅＲＡＭモジュー
ルの処理詳細に影響する。第２の層間誘電体（１３４）
の堆積後に、好ましい処理は、後続のリソグラフィ処理
に対して表面平坦にするために、好ましくは、ＣＭＰを
使用して誘電体を平坦化することである。バックエンド
のメタライゼーションの選択によって、多数の処理選択
が存在する。エッチングされたＡｌメタライゼーション
のときに、一次オプションは、Ａｌ又はＷビアである。
ダマシン・メタライゼーション（Ａｌ又はＣｕが好まし
い）のときは、二重ダマシン（同時にビア及び充填され
たメタル）又は単一ダマシン・メタライゼーションの前
に充填された別個のメタル・ビアの選択が存在する。ビ
ア、及びエッチングされたメタル又は単一のダマシン・
メタル（ビア・ファーストと呼ばれる）を使用した全て
の処理ルートは、二重ダマシン・アプローチに比較され
るＦｅＲＡＭ処理に関して更によく類似している。
【００４５】ビア・ファースト（ｖｉａ ｆｉｒｓｔ）
用の処理フローは、以下のようである。Ｃｕのようなメ
タライゼーション機構に従って、拡散バリア／エッチ・
ストップ（典型的には、炭化ケイ素、窒化ケイ素、酸窒
化シリコン、カルボ酸窒化ケイ素）は、ＩＬＤ上に配置
される。次いで、リソグラフィは、パターン化されたレ
ジストを形成するために使用される。更に、コンタクト
・エッチング処理は、以下のスタック、即ち、反射防止
膜（存在する場合）、エッチ・ストップ（存在する場
合）、ＩＬＤ、次いで、コンデンサ上に重なるサイドウ
ォール拡散バリア（又は複数のサイドウォール拡散バリ
ア）により、エッチングする。異なるエッチング処理
（化学薬品及びプラズマ条件）は、（ビアの深さが周辺
に比較してコンタクトを超えないというのではなく）、
各異なる材料に使用される可能性がある。サイドウォー
ル拡散バリアがＡｌＯx上のＳｉ3Ｎ4からなる好ましい
実施例において、Ｓｉ3Ｎ4は、ＩＬＤエッチングに対す
るエッチ・ストップとして作用することができる。これ
は、種々の被エッチング領域間にＩＬＤ厚さにおける高
さ差が存在するゲート・エッチングのようなアプリケー
ションのための標準的なエッチングである。ＩＬＤエッ
チング後に、Ｓｉ3Ｎ4及びＡｌＯx（続いて、これは、
ビア・ホールにより暴露されている）は、同一又は異な
る化学薬品を使用してエッチングされる。一般的に、全
てのエッチング工程は、小さなビア領域のためにタイミ
ングが調整される。しかしながら、いくつかのリアル・
タイム測定により端点指示（光学的なエミッション又は
ガス相ＲＧＡ）が好ましい。ＦｅＲＡＭ損傷制御のため
に、底部層のサイドウォール・バリア・エッチング処理
を制御することが特に重要である。小さなプラズマ損傷
によるプラズマ条件及びオバーエッチング以下による均
一なエッチング速度を使用することが好ましい。ビア・
エッチング処理後、典型的には、アッシング処理、続い
て湿式洗浄及び乾式洗浄によりレジストが除去される。
【００４６】ビア・エッチング工程後にアニール処理工
程（工程２２２）を実行してエッチング損傷を除去する
のが好ましい。ＰＺＴコンデンサ誘電体のときに、この
アニールは、好ましくは、約５００〜６５０℃（電気炉
アニールは１５分〜２時間が好ましい）又は５５０〜７
００℃（ＲＴＡは１０秒〜６０秒が好ましい）により実
行される。更に好ましいのは、約６５０℃で約１分間の
ＲＴＡ処理である。上部電極拡散バリアを酸化させない
ように、不活性環境（Ｎ2又はＡｒ）においてアニール
を行うことも好ましい。このオプションは、中間層誘電
体の選択が５００℃未満の最大熱履歴を有する低Ｋ材料
であれば、好ましい。第１及び第２のＩＬＤ（１１２／
１３４）の最大熱履歴がこれを不可能とするときは、Ｒ
ＴＡ処理を使用してこのＩＬＤにおいて可能な最大熱履
歴を使用することが好ましい。
【００４７】ビアが形成されると、スタンダード・メタ
ライゼーションを使用して充填されてもよい。典型的な
メタライゼーション及び拡散バリアを既に説明したが、
Ｃｕ、Ｗ、Ｔａ窒化物又はＴｉ／ＴｉＮのバリアを有
し、ドーピングされたＡｌのメタルを含む。洗浄と堆積
との間で何らのバキューム・ブレークなしに、ツールに
おいてバリア層及びメタル層の堆積前に、ビアの底を洗
浄するために短いプラズマ洗浄（たとえば、Ａｒ、Ａｒ
＋Ｎ2）を使用することが好ましい。Ｃｕのときは、Ｔ
ａ、ＴａＮｘ又はＴｉＮバリアを使用し、Ｃｕシード層
堆積が続くことが好ましい。これには、電気メッキされ
た、又は堆積された銅が続く。レベル間誘電体上のＣｕ
及びバリアは、好ましくは、ＣＭＰにより除去される。
Ｗビアのときは、Ｔｉ／ＴｉＮバリアを使用し、ＣＤＶ
Ｗが続くことが好ましく、余分なタングステンはエッ
チバック又はＣＭＰにより除去される。Ａｌビアのとき
は、Ｔｉ／ＴｉＮバリアに、Ａｌ堆積（ＣＶＤ、リフロ
ーによるＰＶＤ、又はホットＰＶＤ）が続く。ＩＬＤの
上面上のＡｌがメタル線を形成するために除去、又はパ
ターン化され、かつエッチングされる。
【００４８】上部電極及びＰＺＴが導電性ハードマス
ク、かつ／又は拡散バリア、又はサイドウォール拡散バ
リアにより保護されていないときは、ビア・エッチング
・ツール、ポスト・ビア洗浄、アニール・ツール、メタ
ル・プラズマ洗浄、更にはバリア堆積ツールもＦｅＲＡ
Ｍ要素により潜在的に汚染されていることがある。この
ような保護があっても、エッチング・ツールの汚染によ
り大きなオバー・エッチングのような処理誤りを発生す
る恐れがある。従って、処理制御及び効果的にモニタに
よって、これらのツールを専用にする代わりに、共用し
てもよい。判断がこれらのツールを専用すべきであると
いうのであれば、更に、ＦｅＲＡＭ汚染が他の汚染して
いないツールに広がる如何なる機会もなくすために、ウ
ェーハが最後の専用ツールを去った後に、裏面の湿式洗
浄処理を使用するように決定してもよい。
【００４９】ここで、二重ダマシン処理フローに関する
処理フローを説明する。ここで説明するフローは、ビア
・ファースト・フローであるが、しかし多くの強誘電体
の固有特性は、他の処理フロー・ルートにも適合する。
Ｃｕのようなメタライゼーション機構に従い、拡散バリ
ア／エッチ・ストップ（好ましくは、炭化ケイ素、窒化
ケイ素、酸窒化シリコン、カルボ酸窒化ケイ素からな
る）をＩＬＤ上に堆積する。その後、以上で説明した選
択のうちの１つを使用して第２の中間層誘電体（ＩＭＤ
又はＩＬＤ）を堆積する（これには、しばしば、他の拡
散バリア／エッチ・ストップが続く）。次いで、リソグ
ラフィを使用して複数のビアをパターン化する。次い
で、以上で説明したと同一の手順を使用してこれらのビ
アをエッチングするが、今度は、サイドウォール拡散バ
リアに達するまでに、潜在的に多数の誘電体層が存在す
る。加えて、二重ダマシン・アプローチに対して第１の
（深い）ビアのアスペクト比は、単なる１ビアによるよ
りも大きい。レジストのアッシング、ビア・エッチング
及び洗浄後に、第１のビアをレジストにより充填し、か
つメタル・パターン用のリソグラフィを実行する。上面
誘電体にメタル・パターンをエッチングし、かつエッチ
ング処理中は、又はエッチ・ストップによりその深さを
制御する。次いで、レジストを除去し、かつ湿式洗浄に
よりエッチング・デブリを除去する。
【００５０】次の工程は、後エッチング修復アニールを
実行することであり、ここで、熱履歴は、更なる誘電体
層により制限される。ＰＺＴからなるコンデンサ誘電体
のときに、このアニールは、好ましくは、約５００〜６
５０℃（約１５分〜２時間の電気炉アニールのとき）、
又は５５０〜７００℃（約１０秒〜１分間のＲＴＡ処理
のとき）である。更に好ましいのは、約６５０℃で約１
分間のＲＴＡ処理である。更に、上部電極拡散バリアを
酸化させないように、不活性環境（Ｎ2又はＡｒ）にお
いてアニールを実行することが好ましい。中間層誘電体
の選択が５００℃未満の最大熱履歴を有する低Ｋ材料で
あるならば、このオプションは好ましいものとなる。Ｉ
ＬＤの最大熱履歴がこれを不可能とするときは、ＲＴＡ
処理を使用してこのＩＬＤにおいて可能な最大熱履歴を
使用することが好ましい。
【００５１】次の工程は、ビア及びメタル線に関する陥
凹を同時に充填するためにバリア及びメタルを堆積する
ことである。ダマシン処理を除き、典型的なメタライゼ
ーション及び拡散バリアを既に説明したが、これらは、
Ｔａ、ＴａＮx、又はＴｉ／ＴｉＮのバリアを有するＣ
ｕ、Ｗ及びドーピングされたＡｌを含む。洗浄と堆積と
の間にバキューム・ブレークなしに、ツールにおいてバ
リア膜及びメタル膜を堆積する前に、短いプラズマ洗浄
（例えば、Ａｒ、Ａｒ＋Ｎ2）を使用してビアの底を洗
浄することが好ましい。
【００５２】二重ダマシン・アプローチによる汚染発生
は、ビア・ファースト・アプローチのものに類似してい
る。
【００５３】相互接続１３６は、上部電極に対する電気
的な接続を行うように形成されている。この相互接続
は、導体１４４に接続され、導体１４４は、好ましく
は、ドライブ線１４０に接続される。ドライブ線１４０
は、好ましくは、デバイスの動作中に約１．２ボルトの
電位を設定し、使用する論理技術世代によりその電圧を
スケール設定する。
【００５４】本発明の一実施例の以下の説明は、図２に
示した処理フローおよび図３ａ〜図３ｃに示したメモリ
・デバイス１０３の断面図について行う。図１と同一の
参照番号により示された図３ａ〜図３ｃにおける要素
は、同一または同様の要素を表す。
【００５５】図３ａおよび図２の処理工程２０２を参照
すると、誘電体層１１２が標準的な半導体プロセス技術
を使用して形成され、また（必要ならば）平坦化され
る。フォトレジスト層（図示なし）を形成し、かつレベ
ル間の誘電体層１１２に複数のコンタクト孔（図示な
し）をエッチングする。フォトレジストを除去し、かつ
化学気相成長法（ＣＶＤ）を使用して一面を覆うように
ライナー／バリア層１１６を形成する。次に、一面を覆
うように導電材料を形成してコンタクト孔の残りを充填
する。化学機械研磨（ＣＭＰ）を使用してレベル間の誘
電体層上に重なる導電材料及びライナバリア層の複数部
分をエッチバックするか、又はポリシングバックしてプ
ラグ１１４及びライナー／バリア層１１６を形成する。
表面が可能な限り閉館となるようにＣＭＰ処理を使用す
ることが好ましい。エッチバック処理は、陥凹を発生さ
せ、これが次の処理においてトポグラフィー（ｔｏｐｏ
ｇｒａｐｈｙ）の発生原因となる恐れがある。トポグラ
フィーは、強誘電体層に局部的なテクスチャーの劣化を
発生させる恐れがあり、これがまたコンデンサ特性の劣
化に帰結する恐れがある。
【００５６】図２の工程２０４を参照すると、二層の酸
化物拡散バリア層３０２が任意選択的に形成される。最
初に、ＣＶＤ（標準的な半導体産業のプロセス）を使用
してＴｉＮ（好ましくは、約５０ｎｍ）を堆積し、続い
て、好ましくは、Ａｒ及びＮ 2中で反応性スパッタ堆積
によりＴｉＡｌＮ（好ましくは、約２０ｎｍ）を堆積す
る。ＴｉＡｌ ターゲットの好ましい組成は、Ｔｉ0.6
Ａｌ0.4であり、堆積処理を、好ましくは、Ａｒ及びＮ2
（好ましくは、約４０／６０の比率）中で約３５０℃
（ウェーハの温度）により実行し、かつスパッタ電力を
約５０ｎｍ／分の堆積速度を達成するように設定する。
強誘電体コンデンサ誘電体のＭＯＣＶＤ堆積又は強誘電
体の酸素アニールのように、酸素を含むプロセス中に、
導体に酸素を拡散させることにより、導体（プラグ）１
１４の抵抗率が逆に影響を受けるときは、拡散バリア層
３０２（１２２）を形成する必要がある。
【００５７】次に、工程２０４において、底部電極材料
３０４（１２４）を形成する。底部電極材料３０４は、
このコンデンサを形成するために使用される誘電体材料
３０６に重なる１以上からなるものでもよい。この実施
例において、層（底部電極材料）３０４は、好ましく
は、３０ｎｍ未満のＩｒＯxスパッタ堆積により堆積さ
れた約３０ｎｍｎのＩｒからなり、Ａｒ及びＯ2環境中
で反応性スパッタ堆積により堆積される。所有者のコス
ト理由により、同一の堆積チャンバ内でＩｒ及びＩｒＯ
xを堆積するのが好ましい。この堆積は、好ましくは、
Ａｒ中で約３００℃のウェーハの温度により実行され、
かつスパッタ電力をおよそ５０ｎｍ／分の堆積速度を達
成するように設定し、これに、直ちに、Ａｒ＋Ｏ2（３
０／７０）のガス環境を変化させることが続き、およそ
３０ｎｍ／分の堆積速度を達成するようにスパッタ電力
を調整する。代替的な好ましい実施例は、Ｉｒ層を含
み、これは、好ましくは、厚さ約１００ｎｍ又は未満、
より好ましくは、底部電極としてＩｒの約５０ｎｍであ
る。
【００５８】ＴｉＮは共用ツールにおいて堆積されるこ
と、及びＴｉＡｌＮはＩｒ又はＩｒＯxの一堆積チャン
バにまとめられた専用ツールにおいて堆積されることが
好ましい。更に、Ｉｒ又はＩｒＯxは、所有者のコスト
を削減させるために、同一チャンバ内で堆積されるのが
好ましい。ＴｉＮがＴｉＡｌＮの堆積前に大気に曝され
るときは、ＴｉＡｌＮの堆積前に、真空、又は不活性ガ
ス及び／又はプラズマ洗浄（約１ｎｍによりＴｉＮを除
去する）を実行することが好ましい。
【００５９】図３ｂを参照すると、工程２０８におい
て、誘電体材料３０６を形成する。誘電体材料３０６
は、好ましくは、有機金属ＣＶＤ（ＭＯＣＶＤ）を使用
して形成された１００ｎｍ未満（５０ｎｍがより好まし
い）のＰＺＴからなる。しかしながら、化学溶液堆積
（ｓｏｌ−ｇｅｌ又は有機金属分解）のような他の技術
も使用することができる。加えて、好ましいＺｒ／Ｔｉ
組成は、良好な強誘電性スイッチング特性（大きく切り
換えられた分極、及び比較的に四角形状のヒステリシス
・ループ）を得るために、約２０／８０である。代替と
して、約６５／３５のＺｒ／Ｔｉ組成は、切り換え分極
を最小化し、かつコンデンサ特性における均一性のため
に好ましいものとなり得る。加えて、およそ０．５〜１
％のドナー・ドーパントによりドナー・ドーピングされ
たＰＺＴを有することが好ましい。ドナー・ドーパント
は、ポイント欠陥濃度を制御するのを支援することによ
り、ＰＺＴの信頼性を改善する。ＭＯＣＶＤ処理条件
は、好ましくは、６００℃未満（５５０℃未満とするの
が更に好ましい）の温度で実行される。ＰＺＴの堆積速
度は、１００〜２００ｎｍ／分間となるように設定され
る。膜組成の再生可能な制御を得るために、ＭＯＣＶＤ
処理は、液体に維持するように、溶剤と一緒に混合され
た有機金属の前駆物質の２又は１の混合を使用すること
もできる。ＭＯＣＶＤ反応炉は、１又は２の蒸発器によ
り液体を蒸発させるように設計されると共に、前駆物質
が分解又は濃縮するのを防止するように反応器の壁の温
度を正確に制御する。Ａｒ又はＨｅガスは、好ましく
は、前駆物質を反応器チャンバ又はシャワーヘッドに流
すために使用され、そこで、これらは、酸化剤（Ｏ2、
Ｎ2Ｏ、又はＯ2と一緒のＨ2Ｏを推奨）と混合される。
【００６０】工程２１０において、上部電極３０８／３
１０／（１２８／１３０）を形成する。ＰＺＴコンデン
サ誘電体のときに、好ましい上部電極スタックは、Ａｒ
及びＯ2中で反応性ＰＶＤにより堆積されたほぼ２０ｎ
ｍのＩｒＯx上に、Ａｒ中でＰＶＤにより堆積されたほ
ぼ１０ｎｍのＩｒからなり、ＰＺＴコンデンサ誘電体の
頂部に形成される。比較的に低電力、従って低堆積速度
（約２０ｎｍ／分が好ましい）により、５０％〜８０％
間のＯ２と残りのアルゴンとの混合ガス中で、４００℃
未満の温度でＩｒＯxを堆積することが好ましい。更
に、Ｉｒ又はＩｒＯxは、所有者のコストを削減させる
ために、同一チャンバ内で堆積されるのが好ましい。
【００６１】工程２１２において、ハードマスク３１２
（１３２）するように、ハードマスク層を形成し、パタ
ーン化し、かつエッチングする。好ましくは、ハードマ
スクは、次のコンデンサ・スタックのエッチング中に大
きくエッチングされない材料からなる。更に、ハードマ
スク材料が導電性のときは、上部電極への電気的な接続
を作成するのを容易にするので、好都合である。ハード
マスクは、好ましくは、スパッタ堆積した２００ｎｍの
ＴｉＡｌＮ（４０％Ａｌ目標、Ａｒ＋Ｎ2（５０／５
０）、４００℃ウェーハ温度）からなる。代替として、
ハードマスクは、５０ｎｍのＴｉＡｌＮ上に３００ｎｍ
のＳｉＯ2からなり、このＳｉＯ2はＴＥＯＳ ＰＥＣＶ
Ｄにより堆積される。ハードマスク・スタックの他の実
施例は、１２０ｎｍのＴｉＡｌ上の３０ｎｍのＴｉＡｌ
Ｎであって、この１２０ｎｍのＴｉＡｌは２０ｎｍのＴ
ｉＡｌＯ上に形成され、この２０ｎｍのＴｉＡｌＯは５
０ｎｍのＴｉＡｌＮ上に形成されている。これらの層の
全ては、好ましくは、同一チャンバ内でスパッタ堆積に
より堆積され、この膜組成は、堆積中にガスの成分を変
更することにより、変更される（窒化物についてはＡｒ
＋Ｎ2（５０／５０）、金属についてはＡｒ、酸化物に
ついてはＡｒ＋Ｏ2（９０／１０）又はＡｒ＋Ｎ2＋Ｏ2
（８５／１０／５））。ＴｉＡｌＮは、好ましくは、お
よそ１００ｎｍ／分のＴｉＡｌＮ堆積速度を達成するよ
うに、高電力により、およそ４００℃で堆積される。Ｔ
ｉＡｌＮは、これら全ての場合に対して、ＴｉＮにより
置換されてもよい。
【００６２】リソグラフィ・ツールの汚染を防止するた
めにウェーハの裏面を洗浄することが好ましい。ウェッ
ト・エッチング処理は、ウェーハの裏面上に存在する材
料（例えば、Ｓｉ、ＳｉＯ2又はＳｉ3Ｎ4）にある程度
依存している。ウェット・エッチングＰＺＴは、強力な
フッ酸か、又は（より好ましい）塩素及びフッ素エッチ
ング薬品の混合、例えばＨ2Ｏ＋ＨＦ＋ＨＣｌ、又はＨ2
Ｏ＋ＮＨ3Ｆ＋ＨＣｌが必要なことがある。更に、この
化学薬品は、ウェーハの裏面／縁部に存在する恐れのあ
る低レベルのＩｒも除去する。
【００６３】通常のどのようなパタータニング形式を使
用してもよいが、フォトレジストが好ましい。パタータ
ニング・マスクを形成した後に、この１マスクにより、
スタック全体をエッチングする。従って、このエッチン
グは、ハードマスク、上部電極、ＰＺＴ、底部電極及び
底部電極拡散バリアをエッチングすることを必要とす
る。好ましいエッチング・アプローチは、２つある。
【００６４】第１のエッチング・アプローチは、一つの
高密度プラズマ・エッチング・チャンンバーを使用し、
同一のチャンンバーにおいて下記処理シーケンスを使用
してこれら層の全てをエッチングする。各場合におい
て、リモート・プラズマ密度は、最大電力近傍に設定さ
れる。ハードマスクは、まず、（フッ素及び塩素を使用
する場合に、ＳｉＯ2ハードマスクを使用しない限
り）、塩素系化学薬品を使用してエッチングされる。Ｔ
ｉＡｌＮエッチング・レシピの一例は、約１０ｍＴｏｒ
ｒの圧力、及び中位の基板バイアスにより、Ｃｌ2及び
Ｎ2（８０／２０）エッチング液からなる。ＴｉＡＬＯx
がハードマスクの一部であるときは、短い高電力工程
は、好ましくは、この層を突破するように付加される。
ハードマスクをエッチングした後、約４０ｍＴｏｒｒの
圧力、及び小基板バイアスで、Ｏ2及びＮ2（８５／１
５）を使用して、レジストを除去する。Ｉｒ／ＩｒＯx
上部電極は、好ましくは、低圧力（約３ｍＴｏｒｒ）、
高バイアス（約１００ｎｍ／分のエッチング速度）で、
Ｃｌ2＋Ｎ2＋Ｏ2（約６０／２０／２０）を使用して、
エッチングされる。ＩｒエッチングとＴｉＡｌＮハード
マスク・エッチングとの間で高い選択性を保証するため
に、酸素を付加する。ＰＺＴは、中圧（約１０ｍＴｏｒ
ｒ）、かつ高い基板バイアス（約１００ｎｍ／分のエッ
チング速度）で、塩素及びフッ素を含む反応性化学薬品
（例えば、Ｃｌ2＋ＣＦ4＋Ｎ2＋Ｏ2（４５／１５／２０
／２０））中でエッチングされる。再び、ＰＺＴエッチ
ング速度とハードマスクのエッチング速度との間で良好
な選択性を保証するために、かつＰＺＴから酸素の損失
を最小化するために、酸素を付加する。底部電極は、好
ましくは、上部電極と同一のレシピによりエッチングさ
れる。ＴｉＡｌＮの底部拡散バリアは、好ましくは、２
工程のレシピによりエッチングされる。エッチング液
は、Ｃｌ2及びＮ2（８０／２０）を含む。圧力は、好ま
しくは、約１０ｍＴｏｒｒであり、エッチングは、短い
高電力、短時間工程（約３０ｎｍ除去）により開始し、
低電力エッチング工程が〜１００％オーバ・エッチング
時間により続く。
【００６５】第２のエッチング・アプローチは、高温度
のエッチング処理を使用し、Ｉｒ、ＩｒＯx及びＰＺＴ
のような低揮発性の種を室温近傍でエッチングする。従
って、この処理シーケンスは、以下にリストにより示
す。ＳｉＯ2ハードマスクのときに、ＳｉＯ2は、まず、
標準的なＳｉＯ2エッチング化学薬品を使用して専用の
ＳｉＯ2エッチング・チャンバ（フッ素系化学薬品の
み）においてエッチングされる。次いで、レジストは、
スタンダード・アッシング処理（例えば、Ｏ2＋Ｎ2＋Ｈ
2Ｏ＋オプションのＣＦ4）を使用して除去される。Ｔｉ
ＡｌＮ（ＳｉＯ2の下層）は、好ましくは、高圧（１５
〜２０ｍＴｏｒｒ）によることを除き、以上で説明した
と同様の化学薬品及び電力を使用し、Ｉｒに対する前
に、高温のエッチング・チャンバ内でエッチングされ
る。ＴｉＡｌＮハードマスクのときは、以上で説明した
処理条件と同一の処理条件により、室温近傍で、エッチ
ング・チャンバを使用する。同様に、そのチャンバ内、
又は専用のチャンバ内でレジストを除去することもでき
る。Ｉｒ／ＩｒＯx上部電極、ＰＺＴ、ＩｒＯx／Ｉｒ底
部電極及びＴｉＡｌＮ底部電極拡散バリアは、チャンバ
圧力が１０〜２０Ｔｏｒｒ間となることを除き、室温で
説明したと同様のエッチング・レシピを使用して、高温
でエッチングされる。
【００６６】次に、ウェーハは、５分間、タンク内でＤ
Ｉ Ｈ2Ｏ、又は希酸（例えば、Ｈ2Ｏ＋ＮＨ4Ｆ＋ＨＣ
ｌ（５００：１：１））のメガソニック洗浄にウェーハ
を浸し、続いてＤＩ Ｈ2Ｏスピン・リンス・ドライに
より、洗浄されることが好ましい。代替として、酸
（水）スプレー・ツールを使用してもよい。
【００６７】次の処理は、サイドウォール拡散バリア３
１４／３１６（１１８／１２０）堆積に関係する。この
層の特徴は、これが誘電体材料からなり、かつ上部電極
に接触するように形成されたコンタクトに僅かなずれが
あるときは、これがその絶縁拡散バリア層を除き、コン
デンサの２電極を短絡させる恐れがあることである。本
発明のこの実施例では、拡散バリアは、酸化アルミニウ
ム層３１６（１１８）及び窒化ケイ素層３１４（１２
０）からなる。他のバリア層を使用することができる
が、この層の組み合わせは、最良のバリア特性を提供す
るように見える一方、コンデンサ・スタック又は後から
来る必要なアニール工程に逆に影響しない。好ましいア
プローチは、ＡｌＯx（１５〜５０ｎｍ、更に好ましく
は、ＰＶＤによる３０ｎｍ又はＭＯＣＶＤによる２０ｎ
ｍ）を堆積することである。ＡｌＯxのスパッタ堆積
は、好ましくは、純粋なＡｌ目標を使用し、低堆積速度
（１５ｎｍ／分未満）により３００℃のウェーハ温度
で、Ａｒ＋Ｏ2（９２／８）を使用したパルス式直流電
源により、実行される。
【００６８】強誘電体コンデンサ・エッチング・ツー
ル、ウェット・バス、スピン・リンス・ドライ、及びサ
イドウォール拡散ツールは、クロス・コンタミネーショ
ンを防止するために、ＦｅＲＡＭ処理モジュール用に専
用化され、かつ共用されないことが好ましい。ＦｅＲＡ
Ｍ構造の製作において使用されるだけであり、それ以外
の何でもないように、専用の装置でないことが好まし
く、かつコンタミネーション・テストは、ツールを検証
するために、共用できないエッチング・ツールを除き、
全てについて実行されることを推奨する。
【００６９】次の誘電体堆積ツールの汚染を防止するた
めに、ウェーハの裏面を洗浄することが好ましい。ウェ
ット・エッチング処理は、ウェーハの裏面に存在する材
料（例えば、Ｓｉ、ＳｉＯ2、又はＳｉ3Ｎ4のときに）
にある程度依存している。ウェット・エッチングＰＺＴ
は、典型的には、強いフッ酸、又はより好ましくは、Ｈ
2Ｏ＋ＨＦ＋ＨＣｌ又はＨ2Ｏ＋ＮＨ3Ｆ＋ＨＣｌのよう
な塩素及びフッ素のエッチング化学薬品による酸混合を
必要とする。この化学薬品は、ウェーハの裏面／縁部に
存在する恐れのある低レベルのＩｒを除去する。
【００７０】次に好ましい工程は、ＳｉＨ4＋Ｎ2の好ま
しい処理ＰＥＣＶＤによる薄いＳｉ 3Ｎ4エッチ・ストッ
プ（約１５〜５０ｎｍ、より好ましくは、２０ｎｍ）の
堆積である。
【００７１】コンデンサ上に堆積可能とされる多くの可
能中間層誘電体（ＩＬＤ）が存在する。ＦｅＲＡＭ処理
モジュールの目的は、この選択を規制しないことであ
り、いずれが最良となっても処理フローが残りのデバイ
ス（例えば、ロジック・セクション）を使用できるよう
にする。しかしながら、ＰＺＴが使用されれば、これが
（ＰＺＴ堆積後の）熱履歴を約６００℃未満に制限す
る。そうでないときは、選択が相違することはない。
【００７２】ＩＬＤ堆積後の最大熱履歴が６００℃未満
であれば、ＡｌＯX堆積後にアニールを実行することが
好ましい。（Ｏ2中でＲＴＡにより６０秒可能ならば、
６００〜６５０℃）。
【００７３】ＩＬＤ堆積後に、サンプルがＣＭＰにより
うまく平坦化される。再び、ＦｅＲＡＭ処理モジュール
の目的は、その決定を規制しないが、いずれが最良とな
っても処理フローがこのようなロジック部分のように残
りのデバイスを使用できるようにする。この選択は、こ
れがビア・エッチング後の、及びビア・エッチング処理
そのものによる熱履歴に影響するのであれば、ＦｅＲＡ
Ｍプロセス・モジュールに影響する。２つの底部電極メ
タライゼーション戦略を説明する。２つの選択は、Ａｌ
メタライゼーションＡｌを有するメタライゼーションＷ
ビアを含み、また第２のものは、低Ｋ誘電体（低い熱履
歴）を有するＣｕ二重ダマシン処理を含む。
【００７４】Ｗビア及びＡｌメタライゼーションの例の
ときに、コンデンサの上のＩＬＤは６００℃より大きい
熱履歴を許容することができる。
【００７５】ＣＭＰ平坦化の後、リソグラフィを実行し
てビアをパターン化する。次いで、４工程のエッチング
（反射防止膜エッチング、ＩＬＤエッチング、Ｓｉ3Ｎ4
エッチング及びＡｌＯXエッチング）を使用してこれら
ビアをエッチングする。ＡｌＯｘエッチングを除き、こ
れは、スタンダード・ビアエッチング処理である。好ま
しいＡｌＯXエッチング処理は、低圧（〜５ｍＴｏｒ
ｒ）で大きなＤＣバイアスにより、高密度プラズマを使
用する。ＡｌＯX及びＳｉ3Ｎ4処理は、ウェーハに均一
かつ反復可能なエッチングを達成するように調整され
る。これは、必要とするオーバーエッチング量を最小化
する。このエッチングは、ハードマスク３１２／１３２
の上面で停止し、かつ部分的にハードマスク３１２／１
３２にのみエッチングすることが重要である。エッチン
グ工程の終点検出は、好ましいことである。ビア・エッ
チング後、典型的には、溶剤洗浄にＤＩスピン／リンス
／乾燥が続くスタンダード・ビア洗浄処理を使用してウ
ェーハを洗浄する。
【００７６】導体１３２及びライナー１３８の形成前の
工程２２２において、コンデンサ誘電体へのコンデンサ
・スタック処理（例えば、強誘電体材料のエッチング、
カプセル封止、及びコンタクトのエッチング）により導
入された損傷を除去し、かつこれらの電気的な機能特性
を改善するように、本発明のアニールを実行する。この
アニールがこの時点で実行されなかったときは（即ち、
ＰＺＴスタックがそのサイドウォールを露出させてアニ
ールを実行したときは）、各コンデンサの周辺近傍でＰ
ｂの損失に帰結する。ＰＺＴ膜におけるＰｂの喪失は、
小型コンデンサ（面積比に対して大きな周辺を有するコ
ンデンサ）の電気的特性の劣化に帰結する。本発明のア
ニールは、好ましくは、レベル間誘電体を形成し、かつ
ビア・ホールをパターン化してエッチングした後であっ
て、導電材料によりビアを充填する前に、実行される。
アニールの条件は、Ａｒ、Ｎ2又は真空のような不活性
環境において、３０秒〜５分間（より好ましくは、約１
〜４分間、最も好ましくは、約２分間）、約４００〜８
００℃（より好ましくは、約５００〜７００℃、最も好
ましくは、６００℃）である。ＩＬＤ熱履歴がこれを許
容しないときは、ＲＴＡにより、可能な限り多くの利用
可能な熱履歴を使用してアニールすることである。
【００７７】次いで、Ａｒ又はＡｒ＋Ｈ2を使用してビ
アのスパッタ洗浄後に、Ｔｉ上にＴｉＮをスパッタ堆積
することにより、拡散バリア・ライナーを堆積する。
【００７８】如何なるツールも専用化しないことが好ま
しい。しかし、コンタミネーション・テストがこれらの
ツールにより処理された清浄なウェーハ上のＦｅＲＡＭ
汚染を示したときは、汚染されたコンタクト・エッチン
グ後の全てのツールを専用にする必要があり、ＦｅＲＡ
Ｍ汚染を除去するためのウェーハ裏面洗浄は、処理フロ
ーにおけるこの時点で実行される必要がある。
【００７９】使用されるのであれば、ＣＶＤ Ｗを堆積
してビアを充填し、かつＣＭＰ又はエッチバックを使用
して上面からＷを除去する。次いで、Ａｌメタライゼー
ションを堆積する。これは、好ましくは、Ｔｉ上に位置
するＴｉＮであって、このＴｉＮ上にあるＡｌ（Ｃｕド
ーピングされた）上にＴｉＮのスタックからなる。次い
で、Ａｌをパターン化し、かつエッチングする。継続す
る全ての処理は、ＦｅＲＡＭ処理モジュールによって影
響されない。一般的に、このアニールは５００℃未満で
あるので、特に、メタライゼーション処理工程におい
て、又は処理フローの終りで、フォーミング・ガスを使
用するときは、好ましいものとなる。
【００８０】低Ｋ誘電体（低熱履歴）を有するＣｕ二重
ダマシンの特殊例において、４５０℃の最大熱履歴は、
コンデンサの上にＩＬＤを堆積した後が好ましい。前述
したようにアニールを実行することは、コンデンサ・エ
ッチング損傷を除去するために、サイドウォールのバリ
ア堆積後が好ましい。
【００８１】ＣＭＰ後に、ＣＶＤによりＳｉＣＯＮの薄
いエッチ・ストップ（１５ｎｍ）を堆積し、低Ｋの低熱
履歴ＩＭＤの堆積が続き、ＳｉＣＯＮの他の薄い（１５
ｎｍ）エッチ・ストップの堆積が続く。次いで、リソグ
ラフィを使用してビアをパターン化する。次いで、ビア
・エッチングは、下記の層、即ち反射防止膜（存在する
場合）、ＳｉＣＯＮ、ＩＭＤ、ＳｉＣＯＮ、ＩＬＤ、Ｓ
ｉ3Ｎ4、次にＡｌＯXを通ってエッチングすべきであ
る。Ｓｉ3Ｎ4及びＡｌＯXの詳細は、既に説明した。次
に、レジストを除去し、（好ましくは、ウェット処理を
使用して）ビアを洗浄する。次のリソグラフィを使用し
てメタル特徴をパターン化する。次いで、メタル・エッ
チングは、好ましくは、反射防止膜（存在する場合）Ｓ
ｉＣＯＮ及びＩＭＤのみをエッチングし、これによって
下のＳｉＣＯＮ層上で停止する。次いで、レジストを除
去し、メタル及びビアを洗浄する。ビア・エッチング洗
浄後に、又はＮ2若しくは好ましい不活性ガス中でメタ
ル・エッチング洗浄後に、利用可能な最大熱履歴により
アニールを実行することが好ましい。次の工程は、プラ
ズマ洗浄からなるメタル堆積であり、ＴａＮxシード
層、Ｃｕシード層の堆積、及びＣｕの電気メッキ又は堆
積が続き、ビアを充填する。ＣＭＰによりＩＭＤの上か
らＣｕ及びＴａＮを除去する。
【００８２】如何なるツールも専用化しないことが好ま
しい。しかし、コンタミネーション・テストがこれらの
ツールにより処理された清浄なウェーハ上のＦｅＲＡＭ
汚染を示したときは、汚染されたコンタクト・エッチン
グ後の全てのツールを専用にする必要があり、ＦｅＲＡ
Ｍ汚染を除去するためのウェーハ裏面洗浄は、処理フロ
ーにおけるこの時点で実行される必要がある。
【００８３】ハードマスク形成の実施例ハードマスク３
１２は、好ましくは、多層からなる。好ましくは、ハー
ドマスク３１２は、３つの層、即ち上面層、中間層及び
底面層からなる。上面層は、好ましくは、ハードマスク
の上面層がこれらの層のエッチングに対してハードマス
クとして作用するように、上部電極３１０／３０８、誘
電体材料３０６及び底部電極材料３０４のエッチングに
耐える材料からなる。ハードマスクの中間層は、好まし
くは、拡散バリア層３０２のエッチングに耐える材料か
らなり、従ってハードマスクが完全にエッチングされて
いないときは、拡散バリア層３０２のエッチング中に、
拡散バリア層３０２及びハードマスクの上面層が拡散バ
リア層３０２のエッチング中にハードマスクとして作用
する。ハードマスクの上面層及び中間層は、拡散バリア
層３０２、電極材料３０４、３０６、上部電極３０８及
び３１０のパターン化及びエッチング中に、完全に除去
可能、又は不可能となる。しかしながら、ハードマスク
の底面層は、好ましくは、コンデンサ・スタックを形成
するためのエッチング後に、ある程度、そのまま残る。
ハードマスクの底面層は、好ましくは、上部電極に対し
て付加的な水素バリアとして作用し、後続のサイドウォ
ール拡散バリア・エッチバック処理及びコンタクト形成
処理中にエッチング・ストップ層として作用し、クロス
・コンタミネーションを最小化するように少なくとも部
分的に上部電極をカプセル封止し、かつミスアライメン
トが存在するときに、後続のコンタクト・エッチング中
に強誘電性材料を暴露させる危険を減少させる材料から
なる。ハードマスクの底面層は、好ましくは、ＴｉＡｌ
Ｎからなり、厚さが約１０〜５０ｎｍ、より好ましく
は、約２０〜７５ｎｍ、最も好ましくは、約５０ｎｍ程
度である。ハードマスクの中間層は、ＴｉＡｌＯx、Ｔ
ｉＡｌＯＮ、ＳｉＯ2、ＳｉＮ、ＡｌＯX、Ｉｒ、ＩｒＯ
2、Ｐｔ又はこれらの任意のスタック若しくは組み合わ
せからなり、かつその厚さは、拡散バリア層３０２の厚
さ及び組成と、拡散バリア層３０２に使用されたエッチ
ング液用に拡散バリア層３０２と比較される中間層間の
エッチング選択性とにより決定される。その厚さは、好
ましくは、約１０〜５０ｎｍ、より好ましくは、約２０
〜４０ｎｍ、最も好ましくは、約３０ｎｍ程度である。
ハードマスクの上面層は、ＴｉＡｌＮ、Ａｌ、ＡｌＮ、
ＳｉＯ2、ＳｉＮ又はこれらの任意のスタック若しくは
組み合わせからなり、かつ１０〜４００ｎｍ、より好ま
しくは、約５０〜３００ｎｍ、最も好ましくは、約２０
０ｎｍ程度の厚さである。加えて、パタータニング・フ
ォトレジスト層がハードマスク・スタック開口エッチン
グに十分耐える厚さがないときは、ハードマスクの上面
層、及びＢＡＲＣ層の下（形成されているとき）に、Ａ
ｌ2Ｏ3のようなエッチングが困難な材料の薄い層を形成
してもよい。
【００８４】無水素コンタクトエッチングの実施例 要するに、本発明のこの実施例は、強誘電体コンデンサ
の上部電極（図１の層１２８及び１３０）をドライブ線
（図１のドライブ線１４０）に接続するため、及び図１
のレベル１６９導体又は半導体を図１のレベル１７０メ
タライゼーションに接続するために使用されるコンタク
ト開口をエッチングするための新しいエッチング化学薬
品及び一組の処理条件である。本発明のこの実施例にお
いて、ＡｌＯX及び／又はＡｌＮは、拡散バリアを形成
し、かつコンデンサ・スタック上にサイドウォールを形
成するように任意選択的にエッチバック可能とされる３
層のうちの２層として堆積される。これらのうちの他の
層は、好ましくは、窒化ケイ素からなる。本発明のこの
実施例の方法及びエッチング液は、上部電極に対するコ
ンタクトをエッチング（即ち、窒化ケイ素層ＡｌＯX及
び／又はＡｌＮ層を通ってエッチング）するための無水
素エッチング液に関係する。加えて、このエッチング液
及びエッチング処理は、本発明のコンタクト・エッチン
グ後に、この層の少なくとも１部がそのまま残るよう
に、ＴｉＡｌＮに対して明確に選択的でなければならな
い。特に、本発明のこの実施例の（拡散バリア層及びＢ
ＡＲＣ層をエッチングして相互接続を形成するための）
エッチング液は、ＣＦ4、Ｃ2Ｆ6、Ｃ4Ｆ8、Ｃ5Ｆ8、Ｃx
Ｆy、ＮＦ3又はそれらの任意の組み合わせからなり、か
つ好ましくは、高密度プラズマにかんれんされる。エッ
チング液は、付加的には、Ａｒ、Ｎ2、Ｏ2、Ｏ3、Ｃ
Ｏ、Ｎ2Ｏ又はこれらの任意の組み合わせからなる。
【００８５】要するに、本発明のこの実施例は、下記の
うちいくつか、又は全て、即ち、ハードマスク（好まし
くは、ＴｉＡｌＮからなる）エッチング選択性に好まし
いコンデンサ誘電体（好ましくは、ＰＺＴ）を得るよう
にエッチング液を最適化すること、コンデンサ誘電体層
のエッチング速度を増加させるようにより高いバイアス
電力を使用すること、前記コンデンサ誘電体のエッチン
グ速度を増加するように前記エッチング液を塩素を含む
種を使用すること、前記コンデンサのエッチング速度を
低下させ得る前記ハードマスクのエッチング速度を減少
させるように前記エッチング液に酸素を含む種を使用す
ること（ただし、これはコンデンサ誘電体層のエッチン
グ速度を低下させることもあり得る）、及びコンデンサ
誘電体のエッチング速度を増加させるようにフッ素を含
む種を使用することに関連したコンデンサ誘電体をエッ
チングするエッチング液、及びエッチング処理を提供す
ることに関する。本発明の他の実施例において、エッチ
ング液中、又はその代替中に塩素を含む種（好ましく
は、Ｃｌ2）に関連して下記のうちの１以上のガス、即
ち、ＢＣｌ3、ＮＣｌ3、ＣＣｌ4、ＣxＣｌy、ＳｉＣ
ｌ4、又はこれらの任意の組み合わせを使用することが
できる。同様に、エッチング液中、又はその代替中に酸
素を含む種（好ましくは、Ｏ2）に関連して下記のうち
の１以上のガス、即ち、Ｏ3、Ｎ2Ｏ、ＣＯ、ＣＯ2、又
はこれらの任意の組み合わせのを使用することができ
る。加えて、エッチング液中、又はその代替中にフッ素
を含む種（好ましくは、ＣＦ4）に関連して下記のうち
の１以上のガス、即ち、ＮＦ3、ＣxＦx、又はこれらの
任意の組み合わせのを使用することができる。
【００８６】標準的な半導体チップ上に安価な埋め込式
集積化ＦｅＲＡＭデバイスのために、可能な限り標準的
な半導体プロセス及び構造を利用する必要がある。現
在、下層のソース、ドレイン及びゲート構造に対するコ
ンタクトは、タングステン又はタングステン・シリサイ
ドのプラグ１１４のように、プラグを使用して形成され
ている。図４に示すように、タングステン・プラグによ
る共通した問題は、ＣＶＤタングステン処理中にタング
ステンに形成されるボイド４０４（ビアにおけるシーム
及びボイドを以下、まとめて「ボイド」と呼ぶことにす
る。）が存在することである。加えて、余分なタングス
テンの除去中にタングステン・プラグ材料１１４の表面
に、凹所４０６が形成される。この凹所は非平坦を発生
する。平坦な表面は、いくつかの理由からＦｅＲＡＭコ
ンデンサ製作にとって望ましい。第１に、コンデンサ・
スタックを構成している粒子サイズ、結晶組織、膜の厚
さ及び組成は、平坦な面上に形成されたときは、より均
一になる。第２に、コンデンサの下層の構造のトポグラ
ラフィーにおける大きなばらつきは、導電性の拡散バリ
ア及び底部電極が効果的なバリアとして動作するのを停
止させる原因となり得る。これは、酸素をタングステン
に拡散させるためにタングステン・プラグの劣化に帰結
する。タングステンの酸化は、急速に発生し、比抵抗を
増加させる結果となり、タングステン・プラグの容積を
劇的に増加させる。
【００８７】要するに、本発明の実施例は、標準的な半
導体デバイスの製作に使用される１以上の導電材料、又
は強誘電体メモリ・デバイスの製作に使用される若しく
は使用可能とされる材料を利用して、タングステンにお
けるボイド、及びタングステン・プラグの表面にある凹
所を充填する。本発明の説明図５、図６ａ〜図６ｃ、図
７ａ〜図７ｄ、図８ａ〜図８ｄ及び図９ａ〜図９ｅの実
施例を参照して行う。
【００８８】本発明の一実施例は、図１の導電性バリア
層１２２として示す導電性拡散バリア材料３０２の厚い
層を形成することに関する。図５には、３層、層５０
２、５０４及び５０６からなる導電性バリア層５０８が
示されている。しかしながら、導電性バリア層５０８
は、１以上の材料層からなるものでもよい。導電性バリ
ア層５０８は、好ましくは、下記、即ち、ＴｉＡｌＮ、
ＴｉＮ、ＴａＳｉＮ、ＴｉＳｉＮ、ＴａＮ、ＨｆＮ、Ｚ
ｒＮ、ＨｆＡｌＮ、ＣｒＮ、ＴａＡｌＮ、ＣｒＡｌＮ、
又は以上で挙げた他の任意の拡散バリア材料の１以上の
層からなる。これらのバリア層の関する好ましい堆積技
術は、Ａｒ＋Ｎ2、又はＡｒ＋ＮＨ3を使用して反応性ス
パッタ堆積である。Ａｒは、コスト及びパフォーマンス
に基づいてスパッタ堆積に使用される標準的な不活性ガ
スであることに注意すべきである。このアプリケーショ
ンに関してＡｒの代わりに、他の不活性ガスを使用する
ことも可能である。使用される可能性のある他の堆積技
術は、ＣＶＤ又はプラズマ・エンハンスドＣＶＤを含
む。導電性バリア層５０８は１材料、好ましくは、Ａｌ
を３０％〜６０％有するＴｉＡｌＮのみからなるとき
は、導電性バリア層５０８の厚さは、ボイド４０２の幅
ｗの約２倍又は２倍より僅かに小さい必要がある。タン
グステンのボイド４０２を覆うために必要とされる導電
性バリア層５０８の厚さは、プラグの直径により計る。
表２は、種々のシーム幅に関する好ましいある程度の厚
さを示す。
【００８９】
【表２】
【００９０】導電性バリア層５０８の形成後に、ボイド
４０２上にカップ（図示なし）を形成するためにこれを
研磨することができる。しかしながら、図２の処理フロ
ーを使用することができ、導電性バリア層５０８をその
まま残し、導電性バリア層５０８を残りのコンデンサ・
スタックと共にパターン化し、かつエッチングする。換
言すれば、導電性バリア層５０８は、図３ａ〜図３ｃに
示す層３０２のように処理される。
【００９１】図６ａ〜図６ｃに示す他の実施例におい
て、ボイド４０２を充填するために（１以上の導電材料
からなるものでよい）層６０２を使用し、一方導電性の
バリア層として層６０４を使用する。この実施例におい
て、層６０２は、好ましくは、１０〜１００ｎｍ、より
好ましくは、約２０〜４０ｎｍのＣＶＤ ＴｉＮからな
る。しかしながら、層６０２は、Ｔｉ、Ｔａ、ＴａＮ、
ＴｉＡｌＮ、ＴａＳｉＮ、ＴｉＳｉＮ、ＨｆＮ、Ｚｒ
Ｎ、ＨｆＡｌＮ、ＣｒＮ、ＴａＡｌＮ、ＣｒＡＩＮ、Ｗ
Ｓｉx、ＷＳｉxＮy、ＴａＳｉx、ＴｉＳｉx、Ｉｒ、Ｐ
ｔ、Ｒｕ、Ｐｄ、Ｒｄ、又は他の任意の導電材料からな
るものでよく、またＰＶＤ若しくはＣＶＤを使用して製
作されてもよい。加えて、層６０２がＴｉＮからなると
きは、好ましくは、産業スタンダードＣＶＤ ＴｉＮ処
理を使用して堆積される。更に、Ｔｉを堆積し、次いで
Ｎ2又はＮＨ3プラズマを使用してタンタル層を窒化する
ことにより、又は窒素を含む雰囲気中で急速熱アニール
により製作される。層６０２がＣＶＤ ＴｉＡｌＮから
なるときは、ＣＶＤ ＴｉＡｌＮがボイドを充填するこ
とになると共に、後続のアニール及び／又は強誘電体材
料堆積において使用される酸素及び鉛からプラグ１１４
の材料を保護するために十分なバリア特性を有するの
で、バリア層６０４を形成する必要性はない。これは、
層６０２が好都合なバリア特性（例えば、酸素及び／又
は鉛拡散に対して耐性）を有する他の材料からなってい
る場合もそうである。
【００９２】バリア層６０４は、好ましくは、ＣＶＤ又
はＰＶＤにより、層６０２上に堆積される。バリア層６
０４は、好ましくは、厚さ１０〜１００ｎｍ、より好ま
しくは、厚さ約１０〜５０ｎｍ、最も好ましくは、厚さ
約２０〜３０ｎｍ程度であり、好ましくは、ＴｉＡｌ
Ｎ、ＴａＳｉＮ、ＺｒＮ、ＨｆＮ、又は図３ａ〜図３ｃ
の層３０２若しくは図１の導電性バリア層１２２を形成
するために適当な材料からなる。
【００９３】層６０２及びバリア層６０４の組み合わせ
は、好ましくは、図２の工程２１４においてエッチング
される。しかしながら、層６０２及びバリア層６０４
は、ＣＭＰを使用して研磨されてもよい。
【００９４】図７ａ〜図７ｄの実施例に戻ると、ウェー
ハ全体上に導電材料７０２を堆積する。層７０２は、好
ましくは、図６ａ〜図６ｃの層６０２と同一の材料から
なり、かつ層６０２と同様にして堆積される。しかしな
がら、層７０２は、好ましくは、ボイド４０２及び凹所
４０６を充填することになるので、層６０２より少しば
かり厚さがある。従って、導電材料７０２は、好ましく
は、厚さ１０〜１５０ｎｍ、より好ましくは、厚さ約１
０〜７５ｎｍ、最も好ましくは、厚さ約５０〜７５ｎｍ
程度である。導電材料７０２は、エッチング処理２１４
中に残りのコンデンサ・スタックによりパターンかさ
れ、かつエッチングされてもよい。しかしながら、導電
性バリア層７０６の形成前に、導電材料７０２を平坦化
し、若しくはエッチバックすることが好ましい。研磨処
理は、好ましくは、誘電体層１１２に重なる全ての層導
電材料７０２を除去するように、しかしコンタクトの領
域に多量のデイッシングを発生させる程ではなく、実行
される。この研磨処理は、図７ｃの領域７０４を形成す
る。この研磨工程後に、洗浄工程を実行することができ
る。次に、図２に示す処理は、図３ａ〜図３ｃの層３０
２及び図１の導電性バリア層１２２に等価な層７０６の
形成が続くことになる。層７０６は、好ましくは、５〜
７５ｎｍ、より好ましくは、約１０〜４０ｎｍ、最も好
ましくは、２０ｎｍと３０ｎｍとの間で十分な厚さとな
り、層７０６がプラグ若しくは領域７０４に酸素及び／
又は鉛を取り込むのを防止するバリアとして作用する。
【００９５】本発明の他の実施例を図８ａ〜図８ｄに示
す。シリコンを含む導電材料８０２の薄い層を形成す
る。シリコン層８０２は、好ましくは、ボイド４０２を
完全に充填するのに十分な厚さがあり、産業スタンダー
ドＣＶＤ技術を使用して堆積される。次に、タングステ
ン・プラグに重なるシリコン層８０２の部分に、タング
ステンの導電性プラグを形成するときは、シサイド領域
８０８、好ましくは、タングステン・シリサイドを作成
するために、ウェーハに熱処理を行う。熱処理は、好ま
しくは、窒素を含むプラズマ、好ましくは、プラズマに
関連させたＮ2又はＮＨ3において、２００と９００℃と
の間の温度、より好ましくは、約２５０〜８００℃、最
も好ましくは、４００〜６００℃で達成される。しかし
ながら、プラズマ処理んために低い温度を使用すること
もできる。代替として、温度が７５０℃を超えるとき
は、プラズマを回避することができる。その結果の構造
は、ＷＳｉxＮyシリコン領域８０８、シリコン領域８０
４、及び窒化ケイ素又は酸窒化シリコン領域８０６から
なる。しかしながら、この処理において、シリコン領域
８０４の一部はシリサイドであってもよい。厚さ及び材
料がバリア層６０４及び層７０６と等価なバリア層８１
０が形成される。
【００９６】図９ａ〜図９ｅに示す本発明の実施例を参
照すると、誘電体層１１２の下へ、好ましくは、約２０
〜１００ｎｍ、より好ましくは、約５０〜１００ｎｍ、
タングステンのプラグ１１４をエッチバックする。この
エッチバックの結果は、図９ｂに凹所９０１として示さ
れている。即ち、好ましくは、ＳＦ6反応性エッチング
のように、乾燥処理を使用して実行される。エッチング
液は、上面からと同時に、タングステンのボイド４０２
の底部からも材料を除去する傾向があるので、ウェット
・エッチング処理のみで凹所９０１を形成することは、
困難である。これは、所望のように誘電体層１１２の下
へＷプラグを選択的に凹ませるよりもタングステンのプ
ラグ１１４全体を除去することがある。ＳＦ6エッチバ
ック処理には、ビア・ホールのサイドウォールに残って
いる恐れのある残留タングステンを除去するためにライ
ト・ウェット・エッチング工程を続けてもよい。これ
は、好ましくは、Ｈ2Ｏ2とＨ2Ｏとの希釈混合物、又は
希釈された他のスタンダード・タングステン・メタル・
エッチング液により達成される。
【００９７】次に、ＣＶＤ又はＰＶＤを使用して、導電
性バリア材料９０２、好ましくは、ＴｉＡｌＮ、ＴｉＳ
ｉＮ、ＴａＮ，ＴｉＮ、ＣｒＮ、ＣｒＡｌＮ、ＴａＳｉ
Ｎ、ＺｒＮ、ＨｆＮ、又は以上で列挙した他の導電性バ
リア材料を堆積する。導電性バリア材料９０２は、好ま
しくは、ＴｉＡｌＮからなり、Ｗプラグ・エッチバック
後に残る凹所９０１の深さより大きい、又は等しい厚さ
を有する。この層は、図１の導電性バリア層１２２及び
図３ａ〜図３ｃの層３０２と同一機能の作用をする。
【００９８】図９ｂに示すように、次に、導電性バリア
層１２２を堆積し、バリア構造９０４が凹所９０１を充
填し続けるように導電性バリア材料９０２を平坦化す
る。ブランケット・エッチバック処理、好ましくは、Ｃ
ＭＰ処理を使用して平坦化を実行する。バリア構造９０
４は、酸化及び／又は鉛拡散から下層のタングステンの
プラグ１１４を適切に保護するために十分な、好ましく
は、約２０〜３０ｎｍ以上の厚さを有する必要がある。
バリア構造９０４の上面のみを暴露し、誘電体層１１２
によりバリア構造９０４のサイドウォールを保護してい
るのが図９ｄから解る。平坦化に続いて、工程２０６に
説明されているように、底部電極材料９０６を堆積す
る。好ましくは、底部電極材料は、イリジュウム及び／
又は酸化イリジュウムからなる。
【００９９】先行バリア形成洗浄処理 ＣＭＰ処理後、レベル間の誘電体層１１２（好ましく
は、２酸化シリコンからなる）に対する導電性バリア層
（図１の導電性バリア層１２２、図３ａ〜図３ｃの層３
０２、図７ｄの層７０６、図８ｄのバリア層８１０、図
９ｅの底部電極材料９０６として示す）の接着は、所望
したように強力になり得ない。加えて、タングステン・
プラグ面は、ＣＭＰ処理後に十分に清浄でない恐れがあ
る。従って、プラグに対するバリア層の電気接続が有す
る潜在的な問題に加えて、下層の構造に接着した導電性
バリア層にも問題が存在し得る。本発明のこの実施例に
おいて、洗浄処理は、導電性バリア層の形成前に実行さ
れる。
【０１００】本発明の一実施例において、不活性雰囲気
及び／又は還元ガス雰囲気を含む雰囲気を使用して、高
温度熱アニールを実行する。しかしながら、この熱アニ
ールは、真空で実行することができる。不活性雰囲気
は、好ましくは、Ａｒ又はＮ2からなり、還元ガスは、
Ａｒ及びＨ2、Ｎ2及びＨ2、ＣＨ4、又はＨ2からなる。
アニール温度は、約５００〜１０００℃、より好ましく
は、約６００〜７５０℃である。このアニールは、レベ
ル間の誘電体層１１２、及びタングステン・プラグ１１
４の表面から水蒸気及び炭化水素が脱離するのを助け、
接着の改善及びコンタクト抵抗の低下に帰結する。Ｎ2
及びＨ2（一般的に、形成ガスとして知られている）の
ような還元ガスの使用は、Ｗコンタクト・プラグ１１４
の表面に存在する恐れのある酸化タングステン（Ｗ
Ｏx）層をより効果的に減少させ、更に低いコンタクト
抵抗に帰結する。Ｎ2雰囲気におけるアニールは、タン
グステン・コンタクト・プラグの表面に導電性の窒化タ
ングステン（ＷＮ）を形成することができる。いくつか
の場合では、ＷＮ面の層が接着及び接触抵抗の更なる改
善が望れている。
【０１０１】他の実施例において、レベル間の誘電体及
びタングステン面は、不活性ガス及び／又は還元ガス雰
囲気に関連したプラズマを使用して、洗浄される。不活
性ガスは、好ましくは、Ａｒ又はＮ2からなり、還元ガ
スは、Ａｒ及びＨ2、Ｎ2及びＨ2、ＣＨ4、又はＨ2から
なる。これらの面の洗浄に加えて、プラズマは、レベル
間の誘電体及びタングステン・プラグの表面における接
着の荒れを付加的に改善する。加えて、レベル間の誘電
体面を還元して、強力な化学的接着を形成可能にする。
更に、Ｎ2中のプラズマ・アニールは、タングステン・
コンタクト・プラグの表面に導電性の窒化タングステン
層を形成する。以上で説明したように、これは、接着及
び接触抵抗に都合のよい作用をする。
【０１０２】他の実施例において、熱アニール洗浄工程
及びプラズマ支援の洗浄工程を実行する。以上で説明し
た種々の処理シーケンス及びガス雰囲気組み合わせを使
用することにより、これらの工程を実行することができ
る。
【０１０３】更なる実施例において、まず、低温酸素プ
ラズマ・アニール（好ましくは、４００℃未満で）を実
行し、レベル間の誘電体層１１２から炭化水素を除去す
ることができる。次いで、この処理には、以上で述べた
ように、不活性（好ましくは、Ａｒ又はＮ2）、又は還
元ガス雰囲気（好ましくは、Ａｒ及びＨ2、Ｎ2及び
Ｈ2、ＣＨ4、又はＨ2）における高温アニールが続く。
代替として、第１の低温酸素プラズマ処理工程には、以
上で述べたように、不活性又は還元ガス雰囲気における
プラズマ処理が続く。
【０１０４】ここでは、本発明の特定的な実施例を説明
したが、これらは、本発明の範囲を限定することを意図
するものではない。本発明の多くの実施例は、明細書の
方法論に鑑みて当該技術分野に習熟する者に明らかとな
る。本発明の範囲は、添付する請求の範囲によってのみ
限定される。
【０１０５】以上の説明に関して更に以下の項を開示す
る。
【０１０６】（１）誘電体層を通る開口に平坦な導電性
のビアを製作する方法であって、前記誘電体が上面と底
面と複数の側面を有する前記開口とを有する方法におい
て、前記誘電体層の上面かつ前記誘電体層における前記
開口に、第１の導電材料を堆積して、前記開口を前記導
電材料により実質的に充填する工程と、前記誘電体層上
に配置された前記第１の導電材料の一部を除去し、かつ
前記誘電体層における前記開口に配置された前記第１の
導電材料の一部を除去して、前記誘電体層の前記上面下
の前記第１の導電材料に凹所を設ける工程と、前記凹所
に第２の導電材料を堆積して前記誘電体層の前記上面と
ほぼ同一平面にほぼ平坦な上面を形成する工程と、前記
第２の導電材料上に第３の導電材料を形成して、前記第
２の導電材料及び前記第３の導電材料のうちの少なくと
も１つが前記第１の導電材料の酸化を防止する拡散障壁
として作用する工程とを含む方法。
【０１０７】（２）前記第２の導電材料は、前記拡散障
壁として作用し、かつ前記第３の導電材料は、強誘電性
コンデンサの底部電極を形成する第１項記載の方法。
【０１０８】（３）前記第２の導電材料は、ＴｉＡｌ
Ｎ、ＴｉＳｉＮ、ＴａＮ、ＴｉＮ、ＣｒＮ、ＣｒＡｌ
Ｎ、ＴａＳｉＮ、ＺｒＮ、ＨｆＮ、又はそれらの任意の
組み合わせ若しくはスタックからなる第２項記載の方
法。
【０１０９】（４）前記第３の導電材料は、イリジュウ
ム、酸化イリジュウム、又はそれらの任意の組み合わせ
若しくはスタックからなる第２項記載の方法。
【０１１０】（５）ほぼ平坦であり、かつ前記誘電体層
の上面とほぼ同様に広がる前記上面を有するように前記
凹所に第２の導電材料を形成する前記工程は、前記凹所
及び前記誘電体層の前記上面に前記第２の導電材料を形
成し、かつ前記第２の導電材料が前記凹所を充填する工
程と、前記第２の導電材料を研磨してその誘電体層の前
記上面に形成されている前記第２の導電材料の全てをほ
ぼ除去し、かつ前記凹所に形成された前記第２の導電材
料を平坦化する工程とを含む第１項記載の方法。
【０１１１】（６）前記第１の導電材料は、ドーピング
された多結晶シリコン、タングステン、チタン、窒化チ
タン、タンタル、窒化タンタル、銅、アルミニウム、又
はこれらの任意の組み合わせ若しくはスタックを含む第
１項記載の方法。
【０１１２】（７）前記第２の導電材料は、Ｔｉ、Ｔ
ａ、ＴａＮ、ＴｉＡｌＮ、ＴａＳｉＮ、ＴｉＳｉＮ、Ｈ
ｆＮ、ＺｒＮ、ＨｆＡｌＮ、ＣｒＮ、ＴａＡｌＮ、Ｃｒ
ＡｌＮ、ＷＳｉx、ＷＳｉxＮy、ＴａＳｉx、ＴｉＳ
ｉx、Ｉｒ、Ｐｔ、Ｒｕ、Ｐｄ、Ｒｄ、ドーピングされ
た多結晶シリコン、非ドーピングの多結晶シリコン、及
びこれらの任意の組み合わせ若しくはスタックからなる
グループから選択される第１項記載の方法。
【０１１３】（８）前記第３の導電材料は、ＴｉＡｌ
Ｎ、ＴｉＳｉＮ、ＴａＮ、ＴｉＮ、ＣｒＮ、ＣｒＡｌ
Ｎ、ＴａＳｉＮ、ＺｒＮ、ＨｆＮ、又はこれらの任意の
組み合わせ若しくはスタックからなるグループから選択
された導体からなる第１項記載の方法。
【０１１４】（９）誘電体層を通る開口に平坦な導電性
のビアを製作する方法であって、前記誘電体が上面と底
面と複数の側面を有する前記開口とを有し、前記方法
は、前記誘電体層の上面かつ前記誘電体層における前記
開口に、第１の導電材料（図７ｄの１１４）を堆積し
て、前記開口を前記導電材料により実質的に充填する工
程と、前記誘電体層上に配置された前記第１の導電材料
の一部を除去し、かつ前記誘電体層における前記開口に
配置された前記第１の導電材料の一部を除去して、前記
誘電体層の前記上面下の前記第１の導電材料に凹所（図
７ｄの４０６）を設ける工程と、前記凹所に第２の導電
材料（図７ｄの７０４）を堆積して前記誘電体層の前記
上面とほぼ同一平面にほぼ平坦な上面を形成する工程
と、前記第２の導電材料上に第３の導電材料（図７ｄの
３０２）を形成して、前記第２の導電材料及び前記第３
の導電材料のうちの少なくとも１つが前記第１の導電材
料の酸化を防止する拡散障壁として作用する工程とを含
む。
【０１１５】関連の特許／特許出願に対する相互参照表
以下の共通に譲受けた特許出願は、ここでは、引用によ
り繰り込まれる。特許番号 出願日 ＴＩケース番号 60/171,759 12/22/1999 TI-29966 60/171,754 12/22/1999 TI-29968 60/171,794 12/22/1999 TI-29969 09/702,985 10/31/2000 TI-29970 60/171,772 12/22/1999 TI-30077 60/171,711 12/22/1999 TI-30137 09/392,988 09/09/1999 TI-26586 09/105,738 06/26/1998 TI-25297 90/238,211 01/27/1999 TI-26778
【図面の簡単な説明】
【図１】本発明の一実施例の方法を使用して製作された
部分製作デバイスの横断面図。
【図２】本発明の一実施例のプロセス・フローを示す流
れ図。
【図３】図２の方法を使用して製作された部分製作の強
誘電性メモリデバイスの横断面図。
【図４】導電性コンタクトによる問題を示す部分製作デ
バイスの一部の横断面図。
【図５】本発明の一実施例の改良コンタクトを示す部分
製作デバイスの一部の横断面図。
【図６】本発明の他の実施例の改良コンタクトを示す部
分製作デバイスの一部の横断面図。
【図７】本発明の他の実施例の改良コンタクトを示す部
分製作デバイスの一部の横断面図。
【図８】本発明の他の実施例の改良コンタクトを示す部
分製作デバイスの一部の横断面図。
【図９】本発明の他の実施例の改良コンタクトを示す部
分製作デバイスの一部の横断面図。
【符号の説明】
１０３ メモリ・デバイス １０５ デバイス １１２、１３４、１６０ 誘電体層 １１６ ライナー／バリア層 １１４ プラグ １２２、５０８ 導電性バリア層 １２４ 底部電極 １２８、１３０、７０６ 層 １４４ 導体 ３０８、３１０ 上部電極 ４０２ ボイド ４０６ 凹所 ７０２ 導電材料 ７０４ 領域
───────────────────────────────────────────────────── フロントページの続き (72)発明者 スチーブン アール、ギルバート アメリカ合衆国 カリフォルニア、サンフ ランシスコ、フレデリック ストリート 116、ナンバー 33 (72)発明者 スコット アール、サマーフェルト アメリカ合衆国 カリフォルニア、クパー チノ、パロ ビスタ ロード 10394 (72)発明者 ルイギ コロンボ アメリカ合衆国 テキサス、ダラス、イエ ロウ ロック トレイル 6144

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】 誘電体層を通る開口に平坦な導電性のビ
    アを製作する方法であって、前記誘電体が上面と底面と
    複数の側面を有する前記開口とを有する方法において、 前記誘電体層の上面及び前記誘電体層における前記開口
    に、第１の導電材料を堆積して、前記開口を前記導電材
    料により実質的に充填する工程と、 前記誘電体層上に配置された前記第１の導電材料の一部
    を除去し、かつ前記誘電体層における前記開口に配置さ
    れた前記第１の導電材料の一部を除去して、前記誘電体
    層の前記上面下の前記第１の導電材料に凹所を設ける工
    程と、 前記凹所に第２の導電材料を堆積して前記誘電体層の前
    記上面とほぼ同一平面にほぼ平坦な上面を形成する工程
    と、 前記第２の導電材料上に第３の導電材料を形成して、前
    記第２の導電材料及び前記第３の導電材料のうちの少な
    くとも１つが前記第１の導電材料の酸化を防止する拡散
    障壁として作用する工程とを含む方法。
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