JP7236944B2 - 半導体装置およびその製造方法 - Google Patents

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Description

本発明は、半導体装置およびその製造方法に関し、例えば、基板コンタクト用の導電層を有する半導体装置およびその製造方法に関する。
基板コンタクト用の導電層を有する半導体装置が知られている。当該半導体装置は、半導体基板と、当該半導体基板上に形成された半導体層と、基板コンタクト用の導電層と、を有する。上記基板コンタクト用の導電層は、上記半導体層の厚さ方向において、上記半導体基板に到達するように、上記半導体層を貫通している（例えば、特許文献１参照）。
上記基板コンタクトは、上記半導体基板に到達するように、上記半導体層を貫通する開口部を形成した後に、当該開口部を上記導電層で埋めることによって形成される。そして、上記開口部外に形成された上記導電層は、ＣＭＰ法によって除去される。
特開２０１５－０３７０９９号公報
上記開口部が上記導電層で埋められるとき、上記開口部内において、上記導電層で囲まれた隙間が形成されることがある。ＣＭＰ工程で用いられる薬液が上記隙間内に侵入することによって、上記導電層の材料と、当該薬液の成分との反応生成物が上記基板コンタクト上に形成されることがある。このため、従来の半導体装置では、上記反応生成物に起因して、互いに隣り合う２つの配線間で、リークが発生することがある。このように、従来の半導体装置の製造方法では、半導体装置の信頼性を高める観点から、改善の余地がある。
実施の形態の課題は、半導体装置の信頼性を高めることである。その他の課題および新規な特徴は、本明細書および図面の記載から明らかになる。
実施の形態に係る半導体装置の製造方法は、基板の準備工程、第１開口部の形成工程、第１絶縁層の形成工程、第２開口部の形成工程、導電層の埋設工程、保護層の形成工程およびＣＭＰ工程を含む。上記導電層は、上記半導体層の厚さ方向に沿う隙間が形成されるように上記第２開口部内に埋められる。上記保護層は、前記第２開口部内において、上記導電層の表面の少なくとも一部上に形成される。
実施の形態に係る半導体装置は、基板、第１絶縁層、導電層および保護層を有する。上記基板は、半導体基板および半導体層を有する。上記基板には、上記半導体層の厚さ方向において上記半導体基板に達するように、上記半導体層を貫通している開口部が形成されている。上記導電層は、上記開口部内において、上記半導体層の厚さ方向に沿う隙間が形成されるように、かつ上記半導体基板に達するように形成されている。上記保護層は、上記隙間内において、上記導電層の表面の少なくとも一部上に形成されている。
実施の形態によれば、半導体装置の信頼性を高めることができる。
図１は、実施の形態に係る半導体装置の製造方法に含まれる工程の一例を示す要部断面図である。 図２は、実施の形態に係る半導体装置の製造方法に含まれる工程の一例を示す要部断面図である。 図３は、実施の形態に係る半導体装置の製造方法に含まれる工程の一例を示す要部断面図である。 図４は、実施の形態に係る半導体装置の製造方法に含まれる工程の一例を示す要部断面図である。 図５は、実施の形態に係る半導体装置の製造方法に含まれる工程の一例を示す要部断面図である。 図６は、実施の形態に係る半導体装置の製造方法に含まれる工程の一例を示す要部断面図である。 図７は、実施の形態に係る半導体装置の製造方法に含まれる工程の一例を示す要部断面図である。 図８は、実施の形態に係る半導体装置の製造方法に含まれる工程の一例を示す要部断面図である。 図９は、実施の形態に係る半導体装置の製造方法に含まれる工程の一例を示す要部断面図である。 図１０は、実施の形態に係る半導体装置の製造方法に含まれる工程の一例を示す要部断面図である。 図１１は、実施の形態に係る半導体装置の製造方法に含まれる工程の一例を示す要部断面図である。 図１２は、実施の形態に係る半導体装置の製造方法に含まれる工程の一例を示す要部断面図である。 図１３は、実施の形態に係る半導体装置の製造方法に含まれる工程の一例を示す要部断面図である。 図１４は、実施の形態に係る半導体装置の製造方法に含まれる工程の一例を示す要部断面図である。 図１５は、実施の形態に係る半導体装置の製造方法に含まれる工程の一例を示す要部断面図である。 図１６は、実施の形態に係る半導体装置の製造方法に含まれる工程の一例を示す要部断面図である。 図１７は、比較用の半導体装置の構成の一例を示す要部断面図である。 図１８は、実施の形態に係る半導体装置の構成の一例を示す要部断面図である。 図１９は、図１８において破線で示される領域の部分拡大断面図である。 図２０は、実施の形態の変形例１に係る半導体装置の構成の一例を示す部分拡大断面図である。 図２１は、実施の形態の変形例２に係る半導体装置の構成の一例を示す部分拡大断面図である。
以下、実施の形態に係る半導体装置とその製造方法について、図面を参照して詳細に説明する。なお、明細書および図面において、同一の構成要件または対応する構成要件には、同一の符号を付し、重複する説明は省略する。また、図面では、説明の便宜上、構成を省略または簡略化している場合もある。断面図は、端面図として示している場合もある。実施の形態と各変形例との少なくとも一部は、互いに任意に組み合わされてもよい。
［半導体装置の製造方法］
図１～図１６は、本実施の形態に係る半導体装置ＳＤの製造方法に含まれる工程の一例を示す要部断面図である。図１０は、図９において破線で示される領域の部分拡大断面図である。図１２は、図１１において破線で示される領域の部分拡大断面図である。図１４は、図１３において破線で示される領域の部分拡大断面図である。
本実施の形態に係る半導体装置ＳＤの製造方法は、（１）基板ＳＵＢの準備工程、（２）半導体素子ＳＥの形成工程、（３）第１絶縁層ＩＬ１の形成工程、（４）第２絶縁層ＩＬ２の形成工程、（５）第１開口部ＯＰ１の形成工程、（６）第３絶縁層ＩＬ３の形成工程、（７）第２開口部ＯＰ２およびコンタクトホールＣＨの形成工程、（８）導電層ＣＬの形成工程、（９）保護層ＰＬの形成工程、（１０）ＣＭＰ工程、（１１）配線層ＷＲＬの形成工程および（１２）パッシベーション膜ＰＶの形成工程、を含む。
（１）基板ＳＵＢの準備
まず、図１に示されるように、基板ＳＵＢを準備する。基板ＳＵＢは、半導体基板ＳＳおよび半導体層ＳＬを有する。
半導体基板ＳＳは、例えば、ｐ型不純物を含むｐ型半導体基板またはｎ型不純物を含むｎ型半導体基板である。当該ｐ型不純物の例には、ホウ素（Ｂ）およびアルミニウム（Ａｌ）が含まれる。当該ｎ型不純物の例には、ヒ素（Ａｓ）およびリン（Ｐ）が含まれる。
半導体層ＳＬは、第１ｐ型エピタキシャル層ＰＥ１、ｎ型埋め込み層ＮＢＬ、ｐ型埋め込み層ＰＢＬ、第２ｐ型エピタキシャル層ＰＥ２がこの順番で積層された積層体である。半導体層ＳＬは、半導体基板ＳＳ上に形成されている。なお、ｎ型埋め込み層ＮＢＬおよびｐ型埋め込み層ＰＢＬは、必須の構成要素ではない。基板ＳＵＢとの接合分離および素子特性の観点から、半導体層ＳＬは、ｎ型埋め込み層ＮＢＬまたはｐ型埋め込み層ＰＢＬを有することが好ましい。
第１ｐ型エピタキシャル層ＰＥ１は、例えば、エピタキシャル法によって、半導体基板ＳＳの表面に形成される。第１ｐ型エピタキシャル層ＰＥ１は、上記ｐ型不純物を含む。第１ｐ型エピタキシャル層ＰＥ１の不純物濃度は、例えば、１×１０１３ｃｍ－３以上かつ１×１０１９ｃｍ－３以下である。
ｎ型埋め込み層ＮＢＬは、例えば、第１ｐ型エピタキシャル層ＰＥ１の上面の一部または全部に、ｎ型不純物を注入することによって形成される。上記ｎ型不純物の例には、リン（Ｐ）およびヒ素（Ａｓ）が含まれる。ｎ型埋め込み層ＮＢＬの不純物濃度は、例えば、１×１０１３ｃｍ－３以上かつ１×１０１９ｃｍ－３以下である。
ｐ型埋め込み層ＰＢＬは、例えば、ｎ型埋め込み層ＮＢＬの上面の一部または全部に、ｐ型不純物を注入することによって形成される。ｐ型埋め込み層ＰＢＬの不純物濃度は、例えば、１×１０１５ｃｍ－３以上かつ１×１０２１ｃｍ－３以下である。
第２ｐ型エピタキシャル層ＰＥ２は、例えば、エピタキシャル法によって、ｐ型埋め込み層ＰＢＬの表面に形成される。第２ｐ型エピタキシャル層ＰＥ２は、上記ｐ型不純物を含む。第２ｐ型エピタキシャル層ＰＥ２の不純物濃度は、例えば、１×１０１３ｃｍ－３以上かつ１×１０１９ｃｍ－３以下である。
（２）半導体素子ＳＥの形成
次いで、図２に示されるように、基板ＳＵＢの主面上に半導体素子ＳＥおよび第２埋め込み絶縁層ＢＩＬ２を形成する。ここで、基板ＳＵＢの主面は、基板ＳＵＢの表面を主として構成している平面である。半導体素子ＳＥは、特に限定されず、平面型ＭＯＳＦＥＴであってもよいし、横方向拡散型ＭＯＳＦＥＴ（ＬＤＭＯＳＦＥＴ）であってもよい。本実施の形態では、半導体素子ＳＥは、横方向拡散型ＭＯＳＦＥＴである。半導体素子ＳＥの形成方法は、特に限定されず、半導体素子の形成方法として公知の方法が採用され得る。
本実施の形態では、半導体素子ＳＥは、ｐ型ウェル領域ＰＷＲ、ｎ型オフセット領域ＮＯＲ、ｎ型ウェル領域ＮＷＲ、ソース領域ＳＲ、Ｐ＋領域ＰＲ、ドレイン領域ＤＲ、第１埋め込み絶縁層ＢＩＬ１、ゲート絶縁膜ＧＩ、ゲート電極ＧＥおよび側壁絶縁膜ＳＷを有する。
ｐ型ウェル領域ＰＷＲは、第２ｐ型エピタキシャル層ＰＥ２の主面の一部に、ｐ型不純物を注入することによって形成される。ｐ型ウェル領域ＰＷＲの不純物濃度は、例えば、１×１０１４ｃｍ－３以上かつ１×１０２１ｃｍ－３以下である。ｐ型ウェル領域ＰＷＲの位置および大きさは、所望のデバイス特性に応じて適宜調整され得る。
ｎ型オフセット領域ＮＯＲは、第２ｐ型エピタキシャル層ＰＥ２のうち、ｐ型ウェル領域ＰＷＲと隣り合う領域に、ｎ型不純物を注入することによって形成される。ｐ型ウェル領域ＰＷＲの不純物濃度は、例えば、１×１０１４ｃｍ－３以上かつ１×１０２１ｃｍ－３以下である。ｎ型オフセット領域ＮＯＲの位置および大きさは、所望のデバイス特性に応じて適宜調整され得る。
ｎ型ウェル領域ＮＷＲは、ｎ型オフセット領域ＮＯＲの一部に、ｎ型不純物を注入することによって形成される。ｎ型ウェル領域ＮＷＲの不純物濃度は、例えば、１×１０１４ｃｍ－３以上かつ１×１０２１ｃｍ－３以下である。ｎ型ウェル領域ＮＷＲの位置および大きさは、所望のデバイス特性に応じて適宜調整され得る。
ソース領域ＳＲは、ｐ型ウェル領域ＰＷＲの一部に、ｐ型不純物を注入することによって形成される。ソース領域ＳＲの不純物濃度は、例えば、１×１０１５ｃｍ－３以上かつ１×１０２１ｃｍ－３以下である。ソース領域ＳＲの位置および大きさは、所望のデバイス特性に応じて適宜調整され得る。
Ｐ＋領域ＰＲは、ｐ型ウェル領域ＰＷＲのうち、ソース領域ＳＲに隣り合う領域に、ｐ型不純物を注入することによって形成される。Ｐ＋領域ＰＲの不純物濃度は、例えば、１×１０１５ｃｍ－３以上かつ１×１０２１ｃｍ－３以下である。Ｐ＋領域ＰＲの位置および大きさは、所望のデバイス特性に応じて適宜調整され得る。
ドレイン領域ＤＲは、ｎ型ウェル領域ＮＷＲの一部に、ｎ型不純物を注入することによって形成される。ドレイン領域ＤＲの不純物濃度は、例えば、１×１０１４ｃｍ－３以上かつ１×１０２１ｃｍ－３以下である。ドレイン領域ＤＲの位置および大きさは、所望のデバイス特性に応じて適宜調整され得る。
第１埋め込み絶縁層ＢＩＬ１は、半導体層ＳＬの主面において、ｎ型ウェル領域ＮＷＲと、ｎ型オフセット領域ＮＯＲとに隣接するように形成される。第１埋め込み絶縁層ＢＩＬ１は、半導体層ＳＬの主面に形成された凹部を絶縁膜で埋めることによって形成されてもよい。また、第１埋め込み絶縁層ＢＩＬ１は、ＬＯＣＯＳ法によって、半導体層ＳＬの主面の一部を酸化することによって形成されてもよい。第１埋め込み絶縁層ＢＩＬ１の材料は、例えば、酸化シリコン（ＳｉＯ２）である。
ゲート絶縁膜ＧＩは、半導体層ＳＬの主面のうち、ソース領域ＳＲおよび第１埋め込み絶縁層ＢＩＬ１の間に位置する部分上に形成される。ゲート絶縁膜ＧＩの材料は、例えば、酸化シリコン（ＳｉＯ２）である。
ゲート電極ＧＥは、ゲート絶縁膜ＧＩ上および第１埋め込み絶縁層ＢＩＬ１上に亘って形成されている。ゲート電極ＧＥの材料は、例えば、ポリシリコンである。
側壁絶縁膜ＳＷは、ゲート電極ＧＥの両側壁上に形成されている。側壁絶縁膜ＳＷの材料は、例えば、酸化シリコン（ＳｉＯ２）である。
第２埋め込み絶縁層ＢＩＬ２は、平面視において、ｐ型ウェル領域ＰＷＲ、ｎ型オフセット領域ＮＯＲ、ｎ型ウェル領域ＮＷＲ、ソース領域ＳＲ、Ｐ＋領域ＰＲおよびドレイン領域ＤＲを囲うように形成される。第２埋め込み絶縁層ＢＩＬ２は、半導体層ＳＬの主面に形成された凹部を絶縁膜で埋めることによって形成されてもよい。また、第２埋め込み絶縁層ＢＩＬ２は、ＬＯＣＯＳ法によって、半導体層ＳＬの主面の一部を酸化することによって形成されてもよい。第２埋め込み絶縁層ＢＩＬ２の材料は、例えば、酸化シリコン（ＳｉＯ２）である。
第１埋め込み絶縁層ＢＩＬ１および第２埋め込み絶縁層ＢＩＬ２は、互いに同じ方法によって形成されてもよいし、互いに異なる方法によって形成されてもよい。本実施の形態では、第１埋め込み絶縁層ＢＩＬ１および第２埋め込み絶縁層ＢＩＬ２は、互いに同じ方法によって形成されており、より具体的には、半導体層ＳＬの主面に形成された凹部を絶縁膜で埋めることによって形成されている。
（３）第１絶縁層ＩＬ１の形成
次いで、図３に示されるように、半導体素子ＳＥおよび第２埋め込み絶縁層ＢＩＬ２を覆うように基板ＳＵＢ上に第１絶縁層ＩＬ１を形成する。第１絶縁層ＩＬ１の形成方法は、例えば、ＣＶＤ法である。第１絶縁層ＩＬ１の材料は、窒化シリコン（ＳｉＮ）である。第１絶縁層ＩＬ１の厚さは、１０ｎｍ以上かつ１００ｎｍ以下である。
（４）第２絶縁層ＩＬ２の形成
次いで、図４に示されるように、第１絶縁層ＩＬ１上に第２絶縁層ＩＬ２を形成する。第２絶縁層ＩＬ２の形成方法は、例えば、ＣＶＤ法である。第２絶縁層ＩＬ２の材料は、酸化シリコン（ＳｉＯ２）である。第２絶縁層ＩＬ２の厚さは、５０ｎｍ以上かつ１μｍ以下である。
（５）第１開口部ＯＰ１の形成
次いで、図５および図６に示されるように、半導体層ＳＬの厚さ方向に沿って半導体基板ＳＳに達するように延在し、かつ半導体層ＳＬを貫通している第１開口部ＯＰ１を形成する。本実施の形態では、半導体素子ＳＥを囲う第１開口部ＯＰ１と、基板コンタクト用の第１開口部ＯＰ１とが形成される。半導体素子ＳＥを囲う第１開口部ＯＰ１によって、素子形成領域ＳＦＲが規定される。基板コンタクト用の第１開口部ＯＰ１は、素子形成領域ＳＦＲの外側に形成される。本実施の形態では、第１開口部ＯＰ１は、第２絶縁層ＩＬ２、第１絶縁層ＩＬ１、第２埋め込み絶縁層ＢＩＬ２および半導体層ＳＬを貫通している。第１開口部ＯＰ１の形成方法は、例えば、ドライエッチング法である。
（６）第３絶縁層ＩＬ３の形成
次いで、図７に示されるように、第３絶縁層ＩＬ３を第１開口部ＯＰ１内および第２絶縁層ＩＬ２上に形成する。このとき、第１開口部ＯＰ１内にはボイドＶＤが形成されていることが好ましい。ボイドＶＤは、半導体層ＳＬの厚さ方向に沿って延在している。ボイドＶＤが第１開口部ＯＰ１内に形成されることによって、基板ＳＵＢ内で生じる応力によって、基板ＳＵＢが反ることを抑制できる。
（７）第２開口部ＯＰ２およびコンタクトホールＣＨの形成
次いで、図８に示されるように、半導体層ＳＬの厚さ方向に沿って延在する第２開口部ＯＰ２およびコンタクトホールＣＨを形成する。第２開口部ＯＰ２およびコンタクトホールＣＨの形成方法は、例えば、ドライエッチング法である。
第２開口部ＯＰ２は、第１開口部ＯＰ１の内側面上に第３絶縁層ＩＬ３が残存し、かつ半導体基板ＳＳが第３絶縁層ＩＬ３から露出するように形成される。第２開口部ＯＰ２は、第１開口部ＯＰ１に連通する貫通孔を第３絶縁層ＩＬ３に形成することによって形成される。第２開口部ＯＰ２は、半導体基板ＳＳに達するように、第３絶縁層ＩＬ３、第２絶縁層ＩＬ２、第１絶縁層ＩＬ１、第２埋め込み絶縁層ＢＩＬ２および半導体層ＳＬを貫通している。
図８に示されるように、第２開口部ＯＰ２の上部の幅は、第２開口部ＯＰ２の下部の幅より小さい。たとえば、第２開口部ＯＰ２のうち、第２絶縁層ＩＬ２の上面と同一面内に位置する部分の第１幅ｗ１は、半導体基板ＳＳの上面と同一面内に位置する部分の第２幅ｗ２より小さい。第１幅ｗ１が、第２幅ｗ２より小さいことは、導電層ＣＬの埋込性を高める観点から好ましい。
第１幅ｗ１は、基板コンタクトの抵抗を低減する観点から、大きいことが好ましい。また、第１幅ｗ１は、導電層ＣＬにより生じる応力を低減する観点から、小さいことが好ましい。たとえば、第１幅ｗ１は、１００ｎｍ以上かつ１μｍ以下であることが好ましい。
第２幅ｗ２は、基板コンタクトの抵抗を低減する観点から、大きいことが好ましい。第２幅ｗ２は、第１開口部ＯＰ１の大きさに応じて適宜決定される。たとえば、第２幅ｗ２は、１００ｎｍ以上であることが好ましい。
コンタクトホールＣＨは、第３絶縁層ＩＬ３、第２絶縁層ＩＬ２および第１絶縁層ＩＬ１を貫通している。ソース領域ＳＲおよびＰ＋領域ＰＲに達するコンタクトホールＣＨと、ドレイン領域ＤＲに達するコンタクトホールＣＨとが形成されている。
（８）導電層ＣＬの形成
次いで、図９および図１０に示されるように、導電層ＣＬを形成する。具体的には、第２開口部ＯＰ２およびコンタクトホールＣＨを埋めるように、第３絶縁層ＩＬ３上に導電層ＣＬを形成する。上記導電層の形成方法は、例えば、スパッタリング法である。
導電層ＣＬは、例えば、バリアメタル膜および導電膜の積層膜である。上記バリアメタル膜の材料の例には、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、タンタル（Ｔａ）および窒化タンタル（ＴａＮ）が含まれる。上記導電膜の材料の例には、タングステン（Ｗ）が含まれる。
図１０に示されるように、導電層ＣＬは、半導体層ＳＬの厚さ方向に沿う隙間ＧＰが形成されるように第２開口部ＯＰ２内に埋められる。隙間ＧＰは、第２開口部ＯＰ２の底面に達しないように形成されている。換言すると、隙間ＧＰの底部と第２開口部ＯＰ２の底部との間には、導電層ＣＬが形成されている。
半導体装置ＳＤの信頼性を高める観点からは、隙間ＧＰの大きさは、小さいことが好ましい。隙間ＧＰの大きさが小さいほど、後述のＣＭＰ工程において、ＣＭＰ用の薬液が隙間ＧＰ内に入り難い。これにより、導電層ＣＬと薬液との反応生成物の生成を抑制できる。隙間ＧＰの開口幅ｗ３は、例えば、５０ｎｍ以下であることが好ましい。隙間ＧＰの開口幅ｗ３は、例えば、隙間ＧＰのうち、第３絶縁層ＩＬ３の主面と同一面内に位置する部分の最大開口幅である。
（９）保護層ＰＬの形成
次いで、図１１および図１２に示されるように、導電層ＣＬの表面の少なくとも一部上に保護層ＰＬを形成する。本実施の形態では、保護層ＰＬは、隙間ＧＰを閉塞するように、導電層ＣＬの表面の一部上に形成される。より具体的には、保護層ＰＬは、隙間ＧＰ内において、少なくとも隙間ＧＰの上部を埋めるように形成される。保護層ＰＬは、隙間ＧＰの下部を埋めるように形成されてもよいし、埋めないように形成されてもよい。本実施の形態では、保護層ＰＬは、隙間ＧＰの下部を埋めないように形成される。換言すると、保護層ＰＬは、隙間ＧＰの内部と、隙間ＧＰの外部とが連通しないように、導電層ＣＬの表面上に形成される。
保護層ＰＬの形成方法は、保護層ＰＬの材料に応じて適宜選択され得る。保護層ＰＬの材料が、導電層ＣＬの酸化物である場合、保護層ＰＬの形成方法は、例えば、酸素プラズマ法である。本実施の形態では、上記酸化物は、酸化タングステンである。
保護層ＰＬの材料が、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）およびシリコン（Ｓｉ）からなる群から選択される少なくとも一種である場合、保護層ＰＬの形成方法は、例えば、ＣＶＤ法またはスパッタリング法である。たとえば、保護層ＰＬの材料がシリコンである場合、原料ガスとして、シラン（ＳｉＨ４）が用いられる。
保護層ＰＬは、シリコン層と、当該シリコン層上に形成された酸化シリコン層との積層膜であってもよい。この場合、シリコン層がＣＶＤ法によって形成された後に、酸化シリコン層が酸素プラズマ法によって上記シリコン層上に形成されてもよい。
保護層ＰＬの厚さは、保護層ＰＬが導電層ＣＬの表面を保護できる厚さであればよく、隙間ＧＰの開口幅ｗ３に応じて適宜調整され得る。本実施の形態では、保護層ＰＬが隙間ＧＰを埋めることができればよい。保護層ＰＬの厚さは、例えば、５ｎｍ以上かつ５０ｎｍ以下である。
（１０）ＣＭＰ
次いで、図１３および図１４に示されるように、導電層ＣＬのうち、第２開口部ＯＰ２およびコンタクトホールＣＨ外に形成された部分を除去する。より具体的には、導電層ＣＬのうち、第３絶縁層ＩＬ３の上面上に位置する部分を除去する。導電層ＣＬの除去方法は、ＣＭＰ法である。このとき、導電層ＣＬの除去は、ＣＭＰ用の薬液が保護層ＰＬ上に提供された状態で行われる。本実施の形態では、導電層ＣＬの隙間ＧＰが、保護層ＰＬによって閉塞されているため、上記薬液が隙間ＧＰ内に侵入することが抑制され得る。
（１１）配線層ＷＲＬの形成
次いで、図１５に示されるように、第３絶縁層ＩＬ３上に上記配線層ＷＲＬを形成する。配線層ＷＲＬの形成工程は、例えば、第４絶縁層ＩＬ４、第５絶縁層ＩＬ５、第６絶縁層ＩＬ６、第１配線ＷＲ１、第２配線ＷＲ２、第３配線ＷＲ３、第４配線ＷＲ４、第１ビアＶ１、第２ビアＶ２および第３ビアＶ３をそれぞれ形成する工程を含む。配線層ＷＲＬは、半導体技術における多層配線層の形成方法として公知の方法と同様に形成され得る。
（１２）パッシベーション膜ＰＶの形成
次いで、図１６に示されるように、配線層ＷＲＬ上にパッシベーション膜ＰＶを形成する。パッシベーション膜ＰＶは、半導体技術におけるパッシベーション膜の形成方法として公知の方法と同様に形成され得る。
以上の製造方法により、本実施の形態に係る半導体装置ＳＤ１が製造される。なお、本実施の形態に係る半導体装置ＳＤ１の製造方法は、必要に応じて、他の工程をさらに含んでいてもよい。たとえば、他の工程の例には、半導体基板ＳＳと導電層ＣＬとの接触する部分に不純物を注入する工程が含まれる。当該他の工程は、半導体技術において公知の方法から適宜採用され得る。
（保護層ＰＬの作用）
ここで、保護層ＰＬの作用について説明する。比較のため、保護層ＰＬを有さない半導体装置ｃＳＤ（以下、「比較用の半導体装置ｃＳＤ」ともいう）の構造について説明する。図１７は、比較用の半導体装置ｃＳＤの構成の一例を示す要部断面図である。図１７に示されるように、比較用の半導体装置ｃＳＤでは、ＣＭＰ用の薬液と導電層ＣＬとが反応し、反応生成物ＣＲＰが第１配線ＷＲ１上に析出されることがある。反応生成物ＣＲＰは、第１配線ＷＲ１および第２配線ＷＲ２が短絡する原因となり得る。これは、発明者らの検討によって、ＣＭＰ用の薬液が導電層ＣＬの隙間ＧＰの内部に侵入し、導電層ＣＬの材料と反応することによって生じることが明らかとなっている。
これに対して、本実施の形態に係る半導体装置ＳＤの製造方法では、導電層ＣＬの隙間ＧＰが保護層ＰＬによって閉塞されている。このため、上記薬液が隙間ＧＰ内に侵入することが抑制される。結果として、反応生成物ＣＲＰが生成されず、第１配線ＷＲ１および第２配線ＷＲ２が意図せず短絡することが抑制され得る。
（半導体装置ＳＤの構成）
図１８は、本実施の形態に係る半導体装置ＳＤの構成の一例を示す要部断面図である。図１９は、図１８において破線で示される領域の部分拡大断面図である。本実施の形態に係る半導体装置ＳＤは、図１８および図１９に示されるように、基板ＳＵＢ、第１絶縁層ＩＬ１、第２絶縁層ＩＬ２、第３絶縁層ＩＬ３、導電層ＣＬ、保護層ＰＬ、配線層ＷＲＬおよびパッシベーション膜ＰＶを有する。半導体装置ＳＤは、上記の半導体装置ＳＤの製造方法により製造され得る。各構成要件の厚さ、材料および位置などについては前述したとおりである。
前述のとおり、基板ＳＵＢは、半導体基板ＳＳおよび半導体層ＳＬを有する。半導体層ＳＬは、半導体基板ＳＳ上に形成されている。半導体層ＳＬは、第１ｐ型エピタキシャル層ＰＥ１、ｎ型埋め込み層ＮＢＬ、ｐ型埋め込み層ＰＢＬ、第２ｐ型エピタキシャル層ＰＥ２がこの順番で形成された積層体である。基板ＳＵＢの主面には、半導体素子ＳＥが形成されている。前述のとおり、本実施の形態では、半導体素子ＳＥは、横方向拡散型ＭＯＳＦＥＴ（ＬＤＭＯＳＦＥＴ）である。半導体層ＳＬの主面には、第２埋め込み絶縁層ＢＩＬ２が形成されている。
第１絶縁層ＩＬ１は、半導体素子ＳＥおよび第２埋め込み絶縁層ＢＩＬ２を覆うように基板ＳＵＢ上に形成されている。第２絶縁層ＩＬ２は、第１絶縁層ＩＬ１上に形成されている。第１絶縁層ＩＬ１および第２絶縁層ＩＬ２には、半導体基板ＳＳに達する第１開口部ＯＰ１が形成されている。第１開口部ＯＰ１は、第１絶縁層ＩＬ１、第２絶縁層ＩＬ２、第２埋め込み絶縁層ＢＩＬ２および半導体層ＳＬを貫通している。第１開口部ＯＰ１の底部では、半導体基板ＳＳが第１開口部ＯＰ１内に露出している。
第３絶縁層ＩＬ３は、第１開口部ＯＰ１の内側面上と、第２絶縁層ＩＬ２上とに形成されている。第３絶縁層ＩＬ３には、半導体基板ＳＳに達する第２開口部ＯＰ２が形成されている。第２開口部ＯＰ２の底部では、半導体基板ＳＳが第２開口部ＯＰ２内に露出している。
導電層ＣＬは、半導体層ＳＬの厚さ方向に沿う隙間ＧＰが形成されるように、第２開口部ＯＰ２内に形成されている。導電層ＣＬは、半導体基板ＳＳおよび第１配線ＷＲ１を電気的に接続している、いわゆる基板コンタクトである。第１ｐ型エピタキシャル層ＰＥ１、ｎ型埋め込み層ＮＢＬ、ｐ型埋め込み層ＰＢＬ、第２ｐ型エピタキシャル層ＰＥ２と、導電層ＣＬとの間には、第３絶縁層ＩＬ３が形成されている。このため、第１ｐ型エピタキシャル層ＰＥ１、ｎ型埋め込み層ＮＢＬ、ｐ型埋め込み層ＰＢＬ、第２ｐ型エピタキシャル層ＰＥ２と、導電層ＣＬとは、互いに直接的に接していない。
本実施の形態では、保護層ＰＬは、第２開口部ＯＰ２内において、隙間ＧＰを閉塞するように、導電層ＣＬの表面の一部上に形成されている。保護層ＰＬの材料が導電性を有することは、半導体基板ＳＳおよび第１配線ＷＲ１間の電気抵抗を低減する観点から好ましい。
なお、導電層ＣＬ（基板コンタクト）は、平面視において、基板ＳＵＢのうち、素子形成領域ＳＦＲ（図５参照）の外側に形成されてればよい。導電層ＣＬは、平面視において、素子形成領域ＳＦＲを囲うように形成されていてもよいし、素子形成領域ＳＦＲを囲うように形成されていなくてもよい。本実施の形態では、導電層ＣＬは、平面視において、基板ＳＵＢの１つの側面と、素子形成領域ＳＦＲとの間に形成されている。
配線層ＷＲＬは、第３絶縁層ＩＬ３上に形成されている。配線層ＷＲＬの構成は特に限定されない。配線層ＷＲＬは、複数の配線層を有していればよい。本実施の形態では、配線層ＷＲＬは、４つの配線層を有する。配線層ＷＲＬを構成する配線は、アルミニウム配線であってもよいし、銅配線であってもよい。本実施の形態では、配線層ＷＲＬを構成する配線は、アルミニウム配線である。
パッシベーション膜ＰＶは、配線層ＷＲＬ上に形成されている。パッシベーション膜ＰＶは、半導体装置ＳＤ１を保護している。
（効果）
本実施の形態に係る半導体装置ＳＤの製造方法では、上記ＣＭＰ工程は、保護層ＰＬが、導電層ＣＬの少なくとも一部上に形成された状態で行われる。本実施の形態では、上記ＣＭＰ工程は、保護層ＰＬが導電層ＣＬの隙間ＧＰを閉塞した状態で行われる。これによって、配線層ＷＲＬにおける短絡の原因となる、ＣＭＰ用の薬液と導電層ＣＬとの反応生成物が生成され難くなる。結果として、半導体装置ＳＤの信頼性を高めることができる。
［実施の形態の変形例１］
図２０は、本実施の形態の変形例１に係る半導体装置ｍＳＤ１の構成の一例を示す部分拡大断面図である。図２０に示されるように、変形例１に係る半導体装置ｍＳＤ１では、保護層ｍＰＬ１は、隙間ＧＰの全体を埋めるように、導電層ＣＬの表面の全部上に形成されている。これにより、半導体装置ｍＳＤ１の信頼性をさらに高めることができる。
［実施の形態の変形例２］
図２１は、本実施の形態の変形例２に係る半導体装置ｍＳＤ２の構成の一例を示す部分拡大断面図である。図２１に示されるように、変形例２に係る半導体装置ｍＳＤ２では、保護層ｍＰＬ２は、第２開口部ＯＰ２内において、隙間ＧＰを閉塞しないように、導電層ＣＬの表面（内面）の全部上に形成されている。これにより、ＣＭＰ用の薬液が隙間ＧＰ内に侵入したとしても、保護層ｍＰＬ２によって、ＣＭＰ用の薬液が導電層ＣＬと接触することが抑制され得る。このため、ＣＭＰ用の薬液と導電層ＣＬとの反応生成物の生成が抑制され得る。結果として、半導体装置ｍＳＤ２の信頼性を高めることができる。
なお、本発明は、上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更され得る。また、各実施の形態と各変形例との少なくとも一部は、互いに任意に組み合わされてもよい。
また、特定の数値例について記載した場合であっても、理論的に明らかにその数値に限定される場合を除き、その特定の数値を超える数値であってもよいし、その特定の数値未満の数値であってもよい。また、成分については、「Ａを主要な成分として含むＢ」などの意味であり、他の成分を含む態様を排除するものではない。
ＢＩＬ１ 第１埋め込み絶縁層
ＢＩＬ２ 第２埋め込み絶縁層
ＣＨ コンタクトホール
ＣＬ 導電層
ＣＲＰ 反応生成物
ＤＲ ドレイン領域
ＧＥ ゲート電極
ＧＩ ゲート絶縁膜
ＧＰ 隙間
ＩＬ１ 第１絶縁層
ＩＬ２ 第２絶縁層
ＩＬ３ 第３絶縁層
ＩＬ４ 第４絶縁層
ＩＬ５ 第５絶縁層
ＩＬ６ 第６絶縁層
ＮＢＬ ｎ型埋め込み層
ＮＯＲ ｎ型オフセット領域
ＮＷＲ ｎ型ウェル領域
ＯＰ１ 第１開口部
ＯＰ２ 第２開口部
ＰＢＬ ｐ型埋め込み層
ＰＥ１ 第１ｐ型エピタキシャル層
ＰＥ２ 第２ｐ型エピタキシャル層
ＰＬ、ｍＰＬ１、ｍＰＬ２ 保護層
ＰＲ Ｐ＋領域
ＰＶ パッシベーション膜
ＰＷＲ ｐ型ウェル領域
ＳＤ、ｍＳＤ１、ｍＳＤ２、ｃＳＤ 半導体装置
ＳＥ 半導体素子
ＳＬ 半導体層
ＳＲ ソース領域
ＳＳ 半導体基板
ＳＵＢ 基板
ＳＷ 側壁絶縁膜
Ｖ１ 第１ビア
Ｖ２ 第２ビア
Ｖ３ 第３ビア
ＶＤ ボイド
ＷＲ１ 第１配線
ＷＲ２ 第２配線
ＷＲ３ 第３配線
ＷＲ４ 第４配線
ＷＲＬ 配線層

Claims (9)

  1. （ａ）半導体基板と、前記半導体基板上に形成された半導体層と、を有する基板を準備する工程と、
    （ｂ）前記半導体層の厚さ方向に沿って前記半導体基板に達するように、前記半導体層を貫通する第１開口部を形成する工程と、
    （ｃ）前記第１開口部内および前記基板上に第１絶縁層を形成する工程と、
    （ｄ）前記第１開口部の内側面上に前記第１絶縁層が残存し、かつ前記半導体基板が前記第１絶縁層から露出するように、前記第１絶縁層を貫通する第２開口部を形成する工程と、
    （ｅ）前記半導体基板に達するように、前記第２開口部内に導電層を埋める工程と、
    （ｆ）前記導電層の表面の少なくとも一部上に保護層を形成する工程と、
    （ｇ）ＣＭＰ法によって、前記導電層のうち、前記第２開口部外に形成された部分を除去する工程と、
    を含み、
    前記（ｅ）において、前記導電層は、前記半導体層の厚さ方向に沿う隙間が形成されるように前記第２開口部内に埋められ、
    前記（ｆ）と前記（ｇ）の間において、前記保護層の表面を酸素プラズマ処理する工程をさらに含み、
    前記保護層の材料は、シリコンである、半導体装置の製造方法。
  2. 前記（ｆ）において、前記保護層は、前記第２開口部内において、前記隙間を閉塞するように、前記導電層の表面の一部上に形成される、請求項１に記載の半導体装置の製造方法。
  3. 前記（ｆ）において、前記保護層は、前記第２開口部内において、前記導電層の表面の全部上に形成される、請求項１に記載の半導体装置の製造方法。
  4. 前記導電層の材料は、タングステンである、請求項１に記載の半導体装置の製造方法。
  5. 半導体基板と、前記半導体基板上に形成された半導体層とを有し、かつ前記半導体層の厚さ方向において前記半導体基板に達するように延在し、前記半導体層を貫通している開口部が形成された基板と、
    前記半導体基板が前記開口部の内部に露出するように、前記開口部の内側面上および前記基板上に形成された第１絶縁層と、
    前記半導体層の厚さ方向に沿う隙間が形成されるように、かつ前記半導体基板に達するように、前記開口部内に形成された導電層と、
    前記隙間内において、前記導電層の表面の少なくとも一部上に形成された保護層と、
    を有し、
    前記保護層は、
    シリコン層と、
    前記シリコン層上に形成された酸化シリコン層と、
    を有する、半導体装置。
  6. 前記基板および前記第１絶縁層の間に形成された第２絶縁層をさらに有し、
    前記開口部は、前記半導体基板に達するように、前記第２絶縁層および前記半導体層を貫通している、請求項５に記載の半導体装置。
  7. 前記保護層は、前記開口部内において、前記隙間を閉塞するように、前記導電層の表面の一部上に形成されている、請求項５に記載の半導体装置。
  8. 前記保護層は、前記開口部内において、前記導電層の表面の全部上に形成される、請求項５に記載の半導体装置。
  9. 前記導電層の材料は、タングステンを含む、請求項５に記載の半導体装置。
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