JP2007317954A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法 Download PDFInfo
- Publication number
- JP2007317954A JP2007317954A JP2006147098A JP2006147098A JP2007317954A JP 2007317954 A JP2007317954 A JP 2007317954A JP 2006147098 A JP2006147098 A JP 2006147098A JP 2006147098 A JP2006147098 A JP 2006147098A JP 2007317954 A JP2007317954 A JP 2007317954A
- Authority
- JP
- Japan
- Prior art keywords
- substrate
- insulating film
- pilot hole
- forming
- region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 82
- 238000004519 manufacturing process Methods 0.000 title claims description 25
- 239000000758 substrate Substances 0.000 claims abstract description 190
- 238000002955 isolation Methods 0.000 claims abstract description 39
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 36
- 229920005591 polysilicon Polymers 0.000 claims abstract description 35
- 239000010410 layer Substances 0.000 claims description 29
- 238000000034 method Methods 0.000 claims description 29
- 238000000926 separation method Methods 0.000 claims description 23
- 230000015572 biosynthetic process Effects 0.000 claims description 20
- 239000011229 interlayer Substances 0.000 claims description 13
- 238000005530 etching Methods 0.000 claims description 12
- 230000000149 penetrating effect Effects 0.000 claims description 5
- 238000000151 deposition Methods 0.000 claims 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 93
- 229910052814 silicon oxide Inorganic materials 0.000 abstract description 93
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 58
- 229910052710 silicon Inorganic materials 0.000 abstract description 58
- 239000010703 silicon Substances 0.000 abstract description 58
- 230000006866 deterioration Effects 0.000 abstract description 3
- 239000010408 film Substances 0.000 description 159
- 239000012535 impurity Substances 0.000 description 16
- 229910052581 Si3N4 Inorganic materials 0.000 description 11
- 238000009792 diffusion process Methods 0.000 description 11
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 11
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 10
- 229910052721 tungsten Inorganic materials 0.000 description 10
- 239000010937 tungsten Substances 0.000 description 10
- 229910052782 aluminium Inorganic materials 0.000 description 7
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 7
- 239000013039 cover film Substances 0.000 description 7
- 229910052751 metal Inorganic materials 0.000 description 7
- 239000002184 metal Substances 0.000 description 7
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 6
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 6
- 229910052796 boron Inorganic materials 0.000 description 6
- 239000000463 material Substances 0.000 description 6
- 230000015556 catabolic process Effects 0.000 description 5
- 238000005229 chemical vapour deposition Methods 0.000 description 5
- 230000010354 integration Effects 0.000 description 4
- 238000010438 heat treatment Methods 0.000 description 3
- 239000012212 insulator Substances 0.000 description 3
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 230000007257 malfunction Effects 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- 230000001681 protective effect Effects 0.000 description 2
- 239000000853 adhesive Substances 0.000 description 1
- 230000001070 adhesive effect Effects 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- -1 oxygen ions Chemical class 0.000 description 1
- 230000001568 sexual effect Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
- H01L21/76229—Concurrent filling of a plurality of trenches having a different trench shape or dimension, e.g. rectangular and V-shaped trenches, wide and narrow trenches, shallow and deep trenches
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/74—Making of localized buried regions, e.g. buried collector layers, internal connections substrate contacts
- H01L21/743—Making of internal connections, substrate contacts
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Element Separation (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
【課題】分離溝の幅を縮小させても半導体装置の特性悪化および信頼性不良を発生させないようにすること。
【解決手段】第１シリコン基板１上にシリコン酸化膜２を介して第２シリコン基板３が積層された基板と、素子（ゲート電極１４ａ、ソース／ドレイン領域１７）が形成された素子形成領域Ｒ１と、基板コンタクト用開口部９が形成された基板コンタクト用開口部領域Ｒ３と、第２シリコン基板３上の素子間を分離する分離溝８が形成された分離溝領域Ｒ２と、分離溝８の表面に形成されたシリコン酸化膜１０と、分離溝８に充填されたポリシリコン１１と、基板コンタクト用開口部領域Ｒ３のシリコン酸化膜２、１８を貫通して第１シリコン基板１に通ずる下穴２２と、下穴２２内にて第１シリコン基板１と接続される配線層２５と、を備える。
【選択図】図１
【解決手段】第１シリコン基板１上にシリコン酸化膜２を介して第２シリコン基板３が積層された基板と、素子（ゲート電極１４ａ、ソース／ドレイン領域１７）が形成された素子形成領域Ｒ１と、基板コンタクト用開口部９が形成された基板コンタクト用開口部領域Ｒ３と、第２シリコン基板３上の素子間を分離する分離溝８が形成された分離溝領域Ｒ２と、分離溝８の表面に形成されたシリコン酸化膜１０と、分離溝８に充填されたポリシリコン１１と、基板コンタクト用開口部領域Ｒ３のシリコン酸化膜２、１８を貫通して第１シリコン基板１に通ずる下穴２２と、下穴２２内にて第１シリコン基板１と接続される配線層２５と、を備える。
【選択図】図１
Description
本発明は、ＳＯＩ構造の基板を使用した半導体装置及びその製造方法に関し、特に、分離溝を有する半導体装置及びその製造方法に関する。
ＳＯＩ（Silicon On Insulator）構造の基板を使用した半導体装置は、酸素イオンのイオン注入を用いたＳＩＭＯＸ（Separation by Implanted Oxygen）法、シリコン基板の貼り合わせ法等の技術を用いて形成され、例えば、図１１に示す半導体装置のように支持基板となる第１シリコン基板１０１上に、絶縁体となるシリコン酸化膜１０３と、表面基板となる第２シリコン基板１０２とをこの順序で積層した構成となっている。このようなＳＯＩ構造の基板を使用した半導体装置では、素子分離に分離溝（トレンチ）を使用することで、高耐圧化かつ高集積化が可能となる。
ＳＯＩ構造の基板を使用した半導体装置について、従来の製造方法を、図１１を用いて説明する。図１１は、特許文献１（従来例）に係る半導体装置の構成を模式的に示した部分断面図である。
この製造方法では、素子形成領域１５０を分離するための分離溝１０９を形成する際に、同時に適切な空き領域に設定された基板コンタクト用領域１１０も形成する。さらに、分離溝１０９をＴＥＯＳ酸化膜１１１で完全に充填したときに、基板コンタクト領域１１０の底部には素子形成領域１５０の平坦部と同等の膜厚でＴＥＯＳ酸化膜１１１が堆積する。その後、素子形成領域１５０のコンタクト１１５ｓ、１１５ｇ、１１５ｄと、基板コンタクト１１５ｃを個別（もしくは同時に）開口処理する。その後、配線１１６を形成する。以上により、基板コンタクト１１５ｃを形成するための製造工程を増大化、複雑化することなく、支持基板（第１シリコン基板１０１）を基板表面の外部接続用電極２００Ｇに接続することが可能である。
ところで、半導体装置の高集積化が進んだ結果、半導体装置の表面積に対し、分離溝が占める割合が高まっている。そのため、分離溝の幅を縮小させて、素子形成が可能な領域を増加させる必要がある。
しかしながら、特許文献１の例では、分離溝１０９の充填材としてＴＥＯＳ酸化膜１１１を用いているため、充填時の埋め込み性が悪い。また、分離溝１０９の幅をある程度以上に縮小すると、分離溝１０９内のＴＥＯＳ酸化膜１１１にボイド、シームなどが発生してしまい、十分な分離耐圧を確保できず、半導体装置の特性悪化および信頼性不良を発生させてしまうおそれがある。十分な分離耐圧を確保できないと、支持基板（第１シリコン基板１０１）の電位を固定することができず、素子耐圧の変動が発生し、半導体装置の特性悪化、さらには誤作動の要因となる。
本発明の主な課題は、分離溝の幅を縮小させても半導体装置の特性悪化および信頼性不良を発生させないようにすることである。
本発明の第１の視点においては、半導体装置において、第１半導体基板上に第１絶縁膜を介して第２半導体基板が積層された基板と、前記第２半導体基板上に素子が形成された素子形成領域と、前記第２半導体基板が除去されて開口部が形成された基板コンタクト開口部領域と、前記第２半導体基板上の素子間を分離する分離溝が形成された分離溝領域と、前記分離溝の表面に形成された第２絶縁膜と、前記分離溝に充填されたポリシリコンと、前記基板コンタクト開口部領域の前記第１絶縁膜を貫通して前記第１半導体基板に通ずる下穴と、前記下穴内にて前記第１半導体基板と接続される配線層と、を備えることを特徴とする。
本発明の第２の視点においては、半導体装置の製造方法において、第１半導体基板上に第１絶縁膜を介して第２半導体基板が積層された基板上に素子形成領域以外の領域にフィールド絶縁膜を形成する工程と、前記フィールド絶縁膜上に分離溝および基板コンタクト開口部を形成するためのパターン部を有するハードマスクを形成する工程と、前記ハードマスクの前記パターン部から露出する前記フィールド絶縁膜および前記第２半導体基板を除去して前記第１絶縁膜を露出させて、前記分離溝及び前記基板コンタクト開口部を形成する工程と、前記分離溝及び前記基板コンタクト開口部における少なくとも前記第２半導体基板の表面に第２絶縁膜を形成する工程と、少なくとも前記分離溝が完全に充填されるように所定の厚さのポリシリコンを堆積する工程と、前記ポリシリコンを所定量だけエッチバックする工程と、前記ポリシリコンの表面に絶縁膜を形成した後、前記ハードマスクを除去する工程と、前記基板コンタクト開口部内の少なくとも前記第１絶縁膜を除去して前記第１半導体基板に通ずる下穴を形成する工程と、前記下穴内の前記第１半導体基板上に配線層を形成する工程と、を含むことを特徴とする。
本発明（請求項１−７）によれば、分離溝への充填として埋め込み性に優れるポリシリコンを用いているため、分離溝の幅を縮小できる。これにより、半導体装置の表面積に対しての分離溝領域が占める割合を減らすことができ、半導体装置のさらなる高集積化につながる。
（実施形態１）
本発明の実施形態１に係る半導体装置について図面を用いて説明する。図１は、本発明の実施形態１に係る半導体装置の構成を模式的に示した部分断面図である。
本発明の実施形態１に係る半導体装置について図面を用いて説明する。図１は、本発明の実施形態１に係る半導体装置の構成を模式的に示した部分断面図である。
この半導体装置は、第１シリコン基板１上に、シリコン酸化膜２と、第２シリコン基板３とをこの順序で積層したＳＯＩ（Silicon On Insulator）構造の基板に、素子形成領域Ｒ１と、分離溝領域Ｒ２と、基板コンタクト用開口部領域Ｒ３と、を有する。
第１シリコン基板１は、支持基板であり、例えば、Ｐ型シリコン基板を用いることができる。シリコン酸化膜２は、第１シリコン基板１の一主表面上に形成された酸化シリコンよりなる絶縁膜である。第２シリコン基板３は、表面基板であり、例えば、Ｐ型シリコン基板を用いることができる。
素子形成領域Ｒ１は、ＭＯＳトランジスタ等の素子が形成された領域である。素子形成領域Ｒ１では、フィールド絶縁膜となるシリコン酸化膜４で囲まれた領域内において、チャネルとなる第２シリコン基板３上にゲート絶縁膜となるシリコン酸化膜１３を介してポリシリコンよりなるゲート電極１４ａが形成されており、ゲート電極１４ａの両側にはサードウォールとなるシリコン酸化膜１６が形成されており、チャネルの両側にはソース／ドレイン領域となる不純物拡散領域１７が形成されている。ゲート電極１４ａは、層間絶縁膜となるシリコン酸化膜１８に形成された下穴を通じて、ゲート電極１４ａにコンタクト用の不純物（例えば、ボロン）を導入したコンタクト領域２３と、タングステン等よりなるコンタクトプラグ２４ａとを介して、対応する配線層２５（アルミニウム等）と電気的に接続されている。不純物拡散領域１７は、層間絶縁膜となるシリコン酸化膜１８に形成された下穴を通じて、不純物拡散領域１７にコンタクト用の不純物（例えば、ボロン）を導入したコンタクト領域２３と、タングステン等よりなるコンタクトプラグ２４ａとを介して、対応する配線層２５（アルミニウム等）と電気的に接続されている。配線層２５上には、カバー膜となるシリコン酸化膜２７とシリコン窒化膜２８とがこの順序で積層されている。
分離溝領域Ｒ２は、第２シリコン基板３上の素子間を分離する分離溝８を形成した領域である。分離溝領域Ｒ２は、素子形成領域Ｒ１と基板コンタクト用開口部領域Ｒ３の間にも配されている。分離溝領域Ｒ２では、フィールド絶縁膜となるシリコン酸化膜４と第２シリコン基板３を貫通してシリコン酸化膜２を底面とした分離溝８が形成されており、分離溝８の側壁面に絶縁膜となるシリコン酸化膜１０が形成されており、シリコン酸化膜１０で囲まれた分離溝８内に埋め込み性の高いポリシリコン１１が充填されている。ポリシリコン１１上には、絶縁膜となるシリコン酸化膜１２、シリコン酸化膜１８、シリコン酸化膜２７、シリコン窒化膜２８がこの順序で積層されている。
基板コンタクト用開口部領域Ｒ３は、第１シリコン基板１とコンタクトを取るために、基板上の適切な空き領域に第２シリコン基板３を除去して開口部を形成した領域である。基板コンタクト用開口部領域Ｒ３では、フィールド絶縁膜となるシリコン酸化膜４と第２シリコン基板３を貫通してシリコン酸化膜２を底面とした基板コンタクト用開口部９が形成されている。基板コンタクト用開口部領域Ｒ３では、基板コンタクト用開口部９の側壁面に絶縁膜となるシリコン酸化膜１０が形成されており、シリコン酸化膜１０で囲まれた基板コンタクト用開口部９の表面及びその近傍にシリコン酸化膜１２を介してポリシリコン１４ｂが形成されており、ポリシリコン１４ｂ上に層間絶縁膜となるシリコン酸化膜１８が形成されている。基板コンタクト用開口部領域Ｒ３では、基板コンタクト用開口部９が形成された領域内にシリコン酸化膜１８とシリコン酸化膜２を貫通して第１シリコン基板１（コンタクト領域２３）を底面とした下穴２２が形成されており、段差状部分となっているシリコン酸化膜１８の表面や下穴２２側壁面にコンタクトプラグ２４ａと同一材料（例えば、タングステン）よりなるサイドウォール２４ｂが形成されている。基板コンタクト用開口部領域Ｒ３の第１シリコン基板１は、下穴２２を通じて、第１シリコン基板１にコンタクト用の不純物（例えば、ボロン）を導入したコンタクト領域２３を介して、シリコン酸化膜１８及びサイドウォール２４ｂの表面に形成された対応する配線層２５（アルミニウム等）と電気的に接続されている。基板コンタクト用開口部領域Ｒ３の配線層２５は、その領域外に引き出されて、バンプ（図示せず）に接続される。基板コンタクト用開口部領域Ｒ３の配線層２５上には、カバー膜となるシリコン酸化膜２７とシリコン窒化膜２８とがこの順序で積層されている。
なお、基板コンタクト用開口部領域Ｒ３の下穴２２では側壁部にタングステン等よりなるサイドウォール２４ｂが残っているが、配線層２５が下穴２２の内部に十分堆積されるので、下穴２２の段差状部分での断線の問題もなく、接続は確保される。また、配線層２５の下層側に例えば窒化チタン（ＴｉＮ）等のバリアメタル膜（図示せず）を所定の厚さ敷いてもよく、更に上層側にもＴｉＮや多結晶シリコン等の防眩膜（図示せず）を設けてもよい。
次に、本発明の実施形態１に係る半導体装置の製造方法について図面を用いて説明する。図２〜６は、本発明の実施形態１に係る半導体装置の製造方法を模式的に示した工程断面図である。
まず、第１シリコン基板１上に絶縁膜であるシリコン酸化膜２と第２シリコン基板３が重ねられた、ＳＯＩ構造の基板を用意する（ステップＡ１；図２（Ａ）参照）。
次に、ＳＯＩ構造の基板に対し、選択酸化法等を利用し、素子形成領域Ｒ１以外にフィールド絶縁膜となるシリコン酸化膜４を形成する（ステップＡ２；図２（Ｂ）参照）。
次に、シリコン窒化膜５と、分離溝形成用のハードマスクとしてシリコン酸化膜６とを、それぞれ化学的気相成長法（以下、ＣＶＤ法）等により、この順で積層する（ステップＡ３；図２（Ｃ）参照）。
次に、基板全面にレジスト７を塗布し、所定のレチクルで露光および現像し、素子形成領域Ｒ１を分離するための分離溝領域Ｒ２と、基板コンタクト用開口部領域Ｒ３とのパターン部を形成し、当該パターン部から露出するシリコン窒化膜５とシリコン酸化膜６をエッチング技術を用い選択的に除去し、第２シリコン基板３の表面を露出させる（ステップＡ４；図２（Ｄ）参照）。その後、レジスト７を除去する。
次に、シリコン酸化膜６をマスクにし、エッチング技術を用いて、シリコン酸化膜２が露出するまで第２シリコン基板３を選択的に除去し、分離溝８と、基板コンタクト用開口部９を形成する（ステップＡ５；図３（Ａ）参照）。なお、基板コンタクト用開口部９は、後の工程でポリシリコン（図３（Ｃ）の１１）で満たされないように開口面積を広く形成しておく。
次に、熱処理またはＣＶＤ法により、分離溝８の側壁にシリコン酸化膜１０を形成する（ステップＡ６；図３（Ｂ）参照）。この際、基板コンタクト用開口部９の側壁にもシリコン酸化膜１０が形成される。分離耐圧は、シリコン酸化膜１０の厚さに依存するため、分離溝８の幅とシリコン酸化膜１０の厚さを、必要とする分離耐圧を確保できるように設定する。
次に、ＣＶＤ法等により、基板全面にポリシリコン１１を堆積する（ステップＡ７；図３（Ｃ）参照）。ここで、ポリシリコン１１を成膜しているのは、被覆性が良好で、分離溝８の内部への埋め込み性が良好だからである。なお、確実に埋め込むために、ポリシリコン１１は、分離溝８の開口幅の半分以上の膜厚にする。
次に、エッチバックにより、分離溝８内部以外のポリシリコン１１を除去する（ステップＡ８；図３（Ｄ）参照）。この際、基板コンタクト用開口部領域Ｒ３のシリコン酸化膜２を露出させる。なお、基板コンタクト用開口部９の側壁には、サイドウォール状のポリシリコン１１が残ることがあるが、特に問題はなく、基板コンタクト用開口部９内のポリシリコン１１の全てを除去してもよい。
次に、熱処理により、ポリシリコン１１の表面にシリコン酸化膜１２を形成する（ステップＡ９；図４（Ａ）参照）。この際、基板コンタクト用開口部９内のポリシリコン（図３（Ｄ）の１１）は、全部又は一部（図４（Ａ）では全部）が酸化してシリコン酸化膜１２となる。
次に、シリコン窒化膜５とシリコン酸化膜６を選択的に除去する（ステップＡ１０；図４（Ｂ）参照）。この際、シリコン酸化膜１２の一部又は全部（図４（Ｂ）では一部）も除去される。
次に、熱処理により、露出する第２シリコン基板３上にゲート絶縁膜となるシリコン酸化膜１３を形成し、その後、ＣＶＤ法等により、ゲート電極用のポリシリコン１４を成膜する（ステップＡ１１；図４（Ｃ）参照）。
次に、基板全面にレジスト１５を塗布し、所定のレチクルで露光および現像し、ゲート電極１４ａおよび基板コンタクト用開口部領域Ｒ３のポリシリコン１４ｂのパターン部を形成し、当該パターン部から露出するポリシリコン（図４（Ｃ）の１４）をエッチング技術を用い選択的に除去する（ステップＡ１２；図４（Ｄ）参照）。この際、基板コンタクト用開口部領域Ｒ３のシリコン酸化膜２を露出させる。また、ポリシリコン１４ｂはパターンを形成せず除去してしまってもよい（図７参照）。その後、レジスト１５を除去する。
次に、ＣＶＤ法等により、シリコン酸化膜１６を成膜してエッチバックを行うことによりゲート電極１４ａの両側にサイドウォールとなるシリコン酸化膜１６を形成し、その後、ソース／ドレイン領域となる不純物拡散領域１７を形成する（ステップＡ１３；図５（Ａ）参照）。この際、基板表面上の段差状部分にもサイドウォール状のシリコン酸化膜１６が形成されることがある。
次に、ＣＶＤ法等により、層間絶縁膜としてのシリコン酸化膜１８を成膜する（ステップＡ１４；図５（Ｂ）参照）。
次に、基板全面にレジスト１９を塗布し、所定のレチクルで露光および現像し、トランジスタのコンタクト用の下穴２０、２１、および第１シリコン基板１のコンタクト用の下穴２２のパターン部を形成した後、当該パターン部から露出するシリコン酸化膜１８、シリコン酸化膜２、シリコン酸化膜１３をエッチング技術を用いて選択的に除去し、下穴２０では不純物拡散領域１７を露出させ、下穴２１ではゲート電極１４ａを露出させ、下穴２２では第１シリコン基板１を露出させる（ステップＡ１５；図５（Ｃ）参照）。その後、レジスト１９を除去する。
次に、下穴２０、２１、２２を通じて、露出する不純物拡散領域１７、ゲート電極１４ａ、第１シリコン基板１に所定の不純物（例えば、ボロン）を注入してコンタクト領域２３を形成し、その後、ＣＶＤ法を用いて、コンタクトプラグ２４ａ用の金属膜（例えば、タングステン）を成膜し、その後、エッチング（エッチバック）により不要な金属膜を除去することで、下穴２０、２１の内部にコンタクトプラグ２４ａを形成する（ステップＡ１６；図６（Ａ）参照）。この際、基板コンタクト用開口部領域Ｒ３の段差状部分となっているシリコン酸化膜１８の表面や下穴２２の側壁面にコンタクトプラグ２４ａと同一材料よりなるサードウォール２４ｂが残る。
次に、基板全面に配線層２５（例えば、アルミニウム等）を形成した後、基板全面にレジスト２６を塗布し、所定のレチクルで露光および現像し、素子形成領域Ｒ１に所定のパターン部を形成するとともに、基板コンタクト用開口部領域Ｒ３に配線層２５を残すようにパターン部を形成し、これらのパターン部から露出する配線層２５をエッチング技術を用いて除去し、シリコン酸化膜１８を露出させる（ステップＡ１７；図６（Ｂ）参照）。その後、レジスト２６を除去する。
最後に、ＣＶＤ法により、基板全面にカバー膜としてのシリコン酸化膜２７、シリコン窒化膜２８をこの順に成膜する（ステップＡ１８；図６（Ｃ）参照）。これにより、図１と同様の半導体装置ができる。
実施形態１によれば、分離溝８の充填材にポリシリコン１１を用いているので、特許文献１で使用されているＴＥＯＳ酸化膜よりも埋め込み性に優れ、分離溝領域Ｒ２を細く形成することが可能になる。これにより、半導体装置の表面積に対しての分離溝領域Ｒ２が占める割合を減らすことができ、半導体装置のさらなる高集積化につながり、かつ、半導体装置の特性悪化や誤作動を防止できる。
また、基板コンタクト用開口部９を、分離溝８の形成と同一工程で形成するため、製造方法の増大化や複雑化をする必要がない。
さらに、外部から所定の電位を第１シリコン基板１に供給できる。しかも、外部端子（図示せず）から第１シリコン基板１に到る経路は、全て金属膜で形成され、かつ、第１シリコン基板１のコンタクト領域２３には所定の不純物を導入してコンタクト抵抗を低下させているので、第１シリコン基板１へ電位を供給するための経路全体の抵抗が十分小さくなり、支持基板の電位を安定化させることができる。
（実施形態２）
本発明の実施形態２に係る半導体装置について図面を用いて説明する。図８は、本発明の実施形態２に係る半導体装置の構成を模式的に示した部分断面図である。
本発明の実施形態２に係る半導体装置について図面を用いて説明する。図８は、本発明の実施形態２に係る半導体装置の構成を模式的に示した部分断面図である。
実施形態２に係る半導体装置は、シリコン酸化膜２の膜厚が厚い場合の例であり、基板コンタクト用開口部領域Ｒ３の下穴３１、３３及びこれらに関連する構成について、実施形態１と異なる。実施形態２に係る半導体装置のその他の構成は、実施形態１と同様である。
基板コンタクト用開口部領域Ｒ３は、第１シリコン基板１とコンタクトを取るために、基板上の適切な空き領域に第２シリコン基板３を除去して開口部を形成した領域である。基板コンタクト用開口部領域Ｒ３では、フィールド絶縁膜となるシリコン酸化膜４と第２シリコン基板３を貫通してシリコン酸化膜２を底面とした基板コンタクト用開口部９が形成されている。基板コンタクト用開口部領域Ｒ３では、基板コンタクト用開口部９の側壁面に絶縁膜となるシリコン酸化膜１０が形成されており、シリコン酸化膜１０で囲まれた基板コンタクト用開口部９の表面及びその近傍にシリコン酸化膜１２を介してポリシリコン１４ｂが形成されており、ポリシリコン１４ｂ上に層間絶縁膜となるシリコン酸化膜１８が形成されている。基板コンタクト用開口部領域Ｒ３では、基板コンタクト用開口部９が形成された領域内にシリコン酸化膜１８からシリコン酸化膜２の間で有底（図８ではシリコン酸化膜２で有底）となっている下穴３１が形成されており、下穴３１が形成された領域内にシリコン酸化膜１８、シリコン酸化膜２を貫通した下穴３３が形成されており、段差状部分となっているシリコン酸化膜１８の表面や下穴３１、３３の側壁面にコンタクトプラグ２４ａと同一材料（例えば、タングステン）よりなるサイドウォール２４ｂが形成されている。基板コンタクト用開口部領域Ｒ３の第１シリコン基板１は、下穴３１、３３を通じて、第１シリコン基板１にコンタクト用の不純物（例えば、ボロン）を導入したコンタクト領域２３を介して、シリコン酸化膜１８、２及びサイドウォール２４ｂの表面に形成された対応する配線層２５（アルミニウム等）と電気的に接続されている。基板コンタクト用開口部領域Ｒ３の配線層２５は、その領域外に引き出されて、バンプ（図示せず）に接続される。基板コンタクト用開口部領域Ｒ３の配線層２５上には、カバー膜となるシリコン酸化膜２７とシリコン窒化膜２８とがこの順序で積層されている。
次に、本発明の実施形態２に係る半導体装置の製造方法について図面を用いて説明する。図９〜１０は、本発明の実施形態２に係る半導体装置の製造方法を模式的に示した工程断面図である。
まず、実施形態１のステップＡ１〜Ａ１４と同様な製造方法により、層間絶縁膜となるシリコン酸化膜１８まで形成された基板（図５（Ｂ）参照）を製造する（ステップＢ１）。
次に、基板全面にレジスト１９を塗布し、所定のレチクルで露光および現像し、トランジスタのコンタクト用の下穴２０、２１、および第１シリコン基板１のコンタクト用の下穴３１のパターン部を形成した後、当該パターン部から露出するシリコン酸化膜１８ないしシリコン酸化膜２を、エッチング技術を用いて選択的に除去し、下穴２０では不純物拡散領域１７を露出させ、下穴２１ではゲート電極１４ａを露出させ、下穴３１ではシリコン酸化膜１８からシリコン酸化膜２の間で有底となるようにシリコン酸化膜１８ないしシリコン酸化膜２を除去する（ステップＢ２；図９（Ａ）参照）。その後、レジスト１９を除去する。
次に、基板全面にレジスト３２を塗布し、所定のレチクルで露光および現像し、第１シリコン基板１のコンタクト用の下穴３３のパターン部を形成し、当該パターン部から露出するシリコン酸化膜２（残っている場合にはシリコン酸化膜１８を含む）をエッチング技術を用いて選択的に除去し、第１シリコン基板１を露出させる（ステップＢ３；図９（Ｂ）参照）。その後、レジスト３２を除去する。
次に、下穴２０、２１、３３を通じて、露出する不純物拡散領域１７、ゲート電極１４ａ、第１シリコン基板１に所定の不純物（例えば、ボロン）を注入してコンタクト領域２３を形成し、その後、ＣＶＤ法を用いて、コンタクトプラグ２４ａ用の金属膜（例えば、タングステン）を成膜し、その後、エッチング（エッチバック）により不要な金属膜を除去することで、下穴２０、２１の内部にコンタクトプラグ２４ａを形成する（ステップＢ４；図９（Ｃ）参照）。この際、基板コンタクト用開口部領域Ｒ３のシリコン酸化膜１８、２の表面や下穴３１、３３の側壁面にコンタクトプラグ２４ａと同一材料よりなるサードウォール２４ｂが残る。
次に、基板全面に配線層２５（例えば、アルミニウム等）を成膜した後、基板全面にレジスト２６を塗布し、所定のレチクルで露光および現像し、素子形成領域Ｒ１に所定のパターン部を形成するとともに、基板コンタクト用開口部領域Ｒ３に配線層２５を残すようにパターン部を形成し、これらのパターン部から露出する配線層２５を、エッチング技術を用いて除去し、シリコン酸化膜１８を露出させる（ステップＢ５；図１０（Ａ）参照）。その後、レジスト２６を除去する。
最後に、ＣＶＤ法により、基板全面にカバー膜としてのシリコン酸化膜２７、シリコン窒化膜２８をこの順に成膜する（ステップＢ６；図１０（Ｂ）参照）。これにより、図８と同様の半導体装置ができる。
実施形態２によれば、実施形態１と同様な効果を奏するとともに、実施形態１に比べると工程数が増加するものの、ＳＯＩ構造の基板の埋め込み酸化膜（シリコン酸化膜２）の膜厚が厚い場合においても、第１シリコン基板１とのコンタクトを形成することができる。
１ 第１シリコン基板（支持基板、第１半導体基板）
２ シリコン酸化膜（絶縁膜、第１絶縁膜）
３ 第２シリコン基板（表面基板、第２半導体基板）
４ シリコン酸化膜（フィールド絶縁膜）
５ シリコン窒化膜
６ シリコン酸化膜（ハードマスク）
７ レジスト
８ 分離溝
９ 基板コンタクト用開口部
１０ シリコン酸化膜（第２絶縁膜）
１１ ポリシリコン
１２ シリコン酸化膜
１３ シリコン酸化膜（ゲート絶縁膜）
１４ ポリシリコン
１４ａ ゲート電極
１４ｂ ポリシリコン
１５ レジスト
１６ シリコン酸化膜（サイドウォール）
１７ 不純物拡散領域（ソース／ドレイン領域）
１８ シリコン酸化膜（層間絶縁膜、第３絶縁膜）
１９ レジスト
２０、２１、２２、３１、３３ 下穴
２３ コンタクト領域
２４ａ コンタクトプラグ（タングステン）
２４ｂ サードウォール（タングステン）
２５ 配線層（アルミニウム）
２６ レジスト
２７ シリコン酸化膜（カバー膜）
２８ シリコン窒化膜（カバー膜）
３２ レジスト
１０１ 第１シリコン基板
１０２ 第２シリコン基板
１０３、１０５ シリコン酸化膜
１０４ フィールド絶縁膜
１０９ 分離溝
１１０ 基板コンタクト用領域
１１１ ＴＥＯＳ酸化膜
１１４ コンタクト領域
１１５ｃ 基板コンタクト
１１５ｓ、１１５ｇ、１１５ｄ コンタクト
１１５ｈ タングステン
１１６ 配線
１１７ 保護酸化膜
１１８ ＳＯＧ
１１９ 保護窒化膜
１４１ ゲート電極
１４３ ソース拡散層
１４４ ドレイン拡散層
１５０ 素子形成領域
２００Ｇ 外部接続用電極
２０１ バンプ
２０３ 接着用金属膜
Ｒ１ 素子形成領域
Ｒ２ 分離溝領域
Ｒ３ 基板コンタクト用開口部領域
２ シリコン酸化膜（絶縁膜、第１絶縁膜）
３ 第２シリコン基板（表面基板、第２半導体基板）
４ シリコン酸化膜（フィールド絶縁膜）
５ シリコン窒化膜
６ シリコン酸化膜（ハードマスク）
７ レジスト
８ 分離溝
９ 基板コンタクト用開口部
１０ シリコン酸化膜（第２絶縁膜）
１１ ポリシリコン
１２ シリコン酸化膜
１３ シリコン酸化膜（ゲート絶縁膜）
１４ ポリシリコン
１４ａ ゲート電極
１４ｂ ポリシリコン
１５ レジスト
１６ シリコン酸化膜（サイドウォール）
１７ 不純物拡散領域（ソース／ドレイン領域）
１８ シリコン酸化膜（層間絶縁膜、第３絶縁膜）
１９ レジスト
２０、２１、２２、３１、３３ 下穴
２３ コンタクト領域
２４ａ コンタクトプラグ（タングステン）
２４ｂ サードウォール（タングステン）
２５ 配線層（アルミニウム）
２６ レジスト
２７ シリコン酸化膜（カバー膜）
２８ シリコン窒化膜（カバー膜）
３２ レジスト
１０１ 第１シリコン基板
１０２ 第２シリコン基板
１０３、１０５ シリコン酸化膜
１０４ フィールド絶縁膜
１０９ 分離溝
１１０ 基板コンタクト用領域
１１１ ＴＥＯＳ酸化膜
１１４ コンタクト領域
１１５ｃ 基板コンタクト
１１５ｓ、１１５ｇ、１１５ｄ コンタクト
１１５ｈ タングステン
１１６ 配線
１１７ 保護酸化膜
１１８ ＳＯＧ
１１９ 保護窒化膜
１４１ ゲート電極
１４３ ソース拡散層
１４４ ドレイン拡散層
１５０ 素子形成領域
２００Ｇ 外部接続用電極
２０１ バンプ
２０３ 接着用金属膜
Ｒ１ 素子形成領域
Ｒ２ 分離溝領域
Ｒ３ 基板コンタクト用開口部領域
Claims (7)
- 第１半導体基板上に第１絶縁膜を介して第２半導体基板が積層された基板と、
前記第２半導体基板上に素子が形成された素子形成領域と、
前記第２半導体基板が除去されて開口部が形成された基板コンタクト開口部領域と、
前記第２半導体基板上の素子間を分離する分離溝が形成された分離溝領域と、
前記分離溝の表面に形成された第２絶縁膜と、
前記分離溝に充填されたポリシリコンと、
前記基板コンタクト開口部領域の前記第１絶縁膜を貫通して前記第１半導体基板に通ずる下穴と、
前記下穴内にて前記第１半導体基板と接続される配線層と、
を備えることを特徴とする半導体装置。 - 前記下穴は、前記基板コンタクト開口部領域の前記第１絶縁膜上に形成された第３絶縁膜をも貫通することを特徴とする請求項１記載の半導体装置。
- 前記下穴は、段差を有することを特徴とする請求項１又は２記載の半導体装置。
- 第１半導体基板上に第１絶縁膜を介して第２半導体基板が積層された基板上に素子形成領域以外の領域にフィールド絶縁膜を形成する工程と、
前記フィールド絶縁膜上に分離溝および基板コンタクト開口部を形成するためのパターン部を有するハードマスクを形成する工程と、
前記ハードマスクの前記パターン部から露出する前記フィールド絶縁膜および前記第２半導体基板を除去して前記第１絶縁膜を露出させて、前記分離溝及び前記基板コンタクト開口部を形成する工程と、
前記分離溝及び前記基板コンタクト開口部における少なくとも前記第２半導体基板の表面に第２絶縁膜を形成する工程と、
少なくとも前記分離溝が完全に充填されるように所定の厚さのポリシリコンを堆積する工程と、
前記ポリシリコンを所定量だけエッチバックする工程と、
前記ポリシリコンの表面に絶縁膜を形成した後、前記ハードマスクを除去する工程と、
前記基板コンタクト開口部内の少なくとも前記第１絶縁膜を除去して前記第１半導体基板に通ずる下穴を形成する工程と、
前記下穴内の前記第１半導体基板上に配線層を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。 - 前記ハードマスクを除去する工程と前記下穴を形成する工程の間において、
前記素子形成領域に所望の素子を形成する工程と、
基板全面に層間絶縁膜を形成する工程と、
を含み、
前記下穴を形成する工程において、前記基板コンタクト開口部内の前記層間絶縁膜および前記第１絶縁膜を除去して前記第１半導体基板に通ずる下穴を形成すると同時に、前記素子形成領域における前記層間絶縁膜を除去して前記素子に通ずる下穴を形成することを特徴とする請求項４記載の半導体装置の製造方法。 - 前記下穴を形成する工程と前記配線層を形成する工程の間において、少なくとも前記素子に通ずる下穴内にコンタクトプラグを形成する工程を含み、
前記配線層を形成する工程において、前記コンタクトプラグ上にも配線層を形成することを特徴とする請求項５記載の半導体装置の製造方法。 - 前記下穴を形成する工程において、前記層間絶縁膜から前記第１絶縁膜の間で有底となるように、前記基板コンタクト開口部内の前記層間絶縁膜ないし前記第１絶縁膜を除去して第１下穴を形成した後、前記第１半導体基板に通ずるように、前記第１下穴内の前記層間絶縁膜ないし前記第１絶縁膜を除去して前記第１下穴よりも幅が小さい第２下穴を形成することを特徴とする請求項５又は６記載の半導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2006147098A JP2007317954A (ja) | 2006-05-26 | 2006-05-26 | 半導体装置及びその製造方法 |
| US11/802,757 US20070275514A1 (en) | 2006-05-26 | 2007-05-24 | Semiconductor device and method of manufacturing same |
| CNA2007101045300A CN101079430A (zh) | 2006-05-26 | 2007-05-25 | 半导体装置及其制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2006147098A JP2007317954A (ja) | 2006-05-26 | 2006-05-26 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2007317954A true JP2007317954A (ja) | 2007-12-06 |
Family
ID=38750035
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2006147098A Withdrawn JP2007317954A (ja) | 2006-05-26 | 2006-05-26 | 半導体装置及びその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US20070275514A1 (ja) |
| JP (1) | JP2007317954A (ja) |
| CN (1) | CN101079430A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012164792A (ja) * | 2011-02-07 | 2012-08-30 | Nippon Telegr & Teleph Corp <Ntt> | ヴィア構造およびその作製方法 |
| US10014345B1 (en) | 2017-01-05 | 2018-07-03 | Micron Technology, Inc. | Magnetic memory device with grid-shaped common source plate, system, and method of fabrication |
| US10453895B2 (en) | 2017-01-05 | 2019-10-22 | Micron Technology, Inc. | Magnetic memory device with a common source having an array of openings, system, and method of fabrication |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7723204B2 (en) * | 2006-03-27 | 2010-05-25 | Freescale Semiconductor, Inc. | Semiconductor device with a multi-plate isolation structure |
| KR101374338B1 (ko) * | 2007-11-14 | 2014-03-14 | 삼성전자주식회사 | 관통 전극을 갖는 반도체 장치 및 그 제조방법 |
| JP2009147218A (ja) * | 2007-12-17 | 2009-07-02 | Toshiba Corp | 半導体装置とその製造方法 |
| KR20120000748A (ko) | 2010-06-28 | 2012-01-04 | 삼성전자주식회사 | 반도체 소자 및 그 제조 방법 |
| US9064974B2 (en) * | 2011-05-16 | 2015-06-23 | International Business Machines Corporation | Barrier trench structure and methods of manufacture |
| US9165944B2 (en) | 2013-10-07 | 2015-10-20 | Globalfoundries Inc. | Semiconductor device including SOI butted junction to reduce short-channel penalty |
| JP7537840B2 (ja) * | 2019-03-29 | 2024-08-21 | ラピスセミコンダクタ株式会社 | 半導体装置の製造方法及び固体撮像装置の製造方法 |
| US11031348B2 (en) * | 2019-07-24 | 2021-06-08 | Nanya Technology Corporation | Semiconductor structure |
| CN111199948A (zh) * | 2020-03-04 | 2020-05-26 | 日月光半导体(上海)有限公司 | 封装基板及其制造方法 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1993008596A1 (en) * | 1991-10-14 | 1993-04-29 | Nippondenso Co., Ltd. | Method for fabrication of semiconductor device |
| JP2822961B2 (ja) * | 1995-12-14 | 1998-11-11 | 日本電気株式会社 | 半導体装置 |
| US6096621A (en) * | 1997-04-23 | 2000-08-01 | Elantec, Inc. | Polysilicon filled trench isolation structure for soi integrated circuits |
| JP3510576B2 (ja) * | 2000-09-28 | 2004-03-29 | Ｎｅｃエレクトロニクス株式会社 | 半導体装置及びその製造方法 |
| US6825545B2 (en) * | 2003-04-03 | 2004-11-30 | International Business Machines Corporation | On chip decap trench capacitor (DTC) for ultra high performance silicon on insulator (SOI) systems microprocessors |
-
2006
- 2006-05-26 JP JP2006147098A patent/JP2007317954A/ja not_active Withdrawn
-
2007
- 2007-05-24 US US11/802,757 patent/US20070275514A1/en not_active Abandoned
- 2007-05-25 CN CNA2007101045300A patent/CN101079430A/zh active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012164792A (ja) * | 2011-02-07 | 2012-08-30 | Nippon Telegr & Teleph Corp <Ntt> | ヴィア構造およびその作製方法 |
| US10014345B1 (en) | 2017-01-05 | 2018-07-03 | Micron Technology, Inc. | Magnetic memory device with grid-shaped common source plate, system, and method of fabrication |
| US10453895B2 (en) | 2017-01-05 | 2019-10-22 | Micron Technology, Inc. | Magnetic memory device with a common source having an array of openings, system, and method of fabrication |
Also Published As
| Publication number | Publication date |
|---|---|
| CN101079430A (zh) | 2007-11-28 |
| US20070275514A1 (en) | 2007-11-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2007317954A (ja) | 半導体装置及びその製造方法 | |
| TWI681506B (zh) | 場效電晶體元件及其製造方法 | |
| CN1877858B (zh) | 金属氧化物半导体场效应晶体管及其制造方法 | |
| US8129244B2 (en) | Method for fabricating semiconductor device | |
| JP2009158591A (ja) | 半導体装置およびその製造方法 | |
| KR20190010235A (ko) | 집적회로 소자 | |
| JPH11195704A (ja) | 半導体装置およびその製造方法 | |
| JP2007201391A (ja) | 半導体装置 | |
| US20080029825A1 (en) | Semiconductor device and method of manufacturing the same | |
| JP2011129762A (ja) | 半導体装置及び半導体装置の製造方法 | |
| JP4400626B2 (ja) | 半導体装置及び半導体装置の製造方法 | |
| US20120056256A1 (en) | Semiconductor device and method for forming the same | |
| JP2007157919A (ja) | 半導体装置およびその製造方法 | |
| JP2014022386A (ja) | 半導体装置 | |
| JP2008205032A (ja) | 半導体装置 | |
| JP2012004510A (ja) | 半導体装置及び半導体装置の製造方法 | |
| JP2011044625A (ja) | 半導体装置、および半導体装置の製造方法 | |
| JP2008140805A (ja) | 半導体装置 | |
| JP2009054828A (ja) | 半導体装置およびその製造方法 | |
| US20060081909A1 (en) | Semiconductor device and manufacturing method therefor | |
| JP2006332133A (ja) | 半導体装置及び半導体装置の製造方法 | |
| JP2012043868A (ja) | 半導体装置及び半導体装置の製造方法 | |
| JP5566003B2 (ja) | 半導体装置およびその製造方法 | |
| JP2009147161A (ja) | 半導体装置およびその製造方法 | |
| JPH11135781A (ja) | 半導体装置の製造方法および半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20090410 |
|
| A761 | Written withdrawal of application |
Free format text: JAPANESE INTERMEDIATE CODE: A761 Effective date: 20090911 |