JP2008140805A - 半導体装置 - Google Patents

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義和 山岡
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和範 藤田
Tomonori Tanabe
智規 田部
Kenichi Maki
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Abstract

【課題】ソース−ドレイン間の耐圧を確保しつつ、その間隔の微細化を可能にした半導体装置を提供する。
【解決手段】半導体装置は、Ｐ型シリコン基板１上に形成したＮ型エピタキシャルシリコン層５および両者の界面に埋設したＮ型埋込拡散層３からなる半導体基板と、Ｎ型エピタキシャルシリコン層５の主表面ＳからＮ型埋込拡散層３に達するトレンチ１７と、トレンチ１７内の側面を被覆するシリコン酸化膜１８と、このシリコン酸化膜１８を介してトレンチ１７内を埋め込むとともにＮ型埋込拡散層３に接続する引き出し層１９と、同主表面Ｓに設けたトレンチ９と、このトレンチ９内にシリコン酸化膜１０ａを介して設けたゲート電極１１と、トレンチ９の両側面に設けたＮ型ソース拡散層１３と、同主表面Ｓにおいてトレンチ１７とＮ型ソース拡散層１３との間に設けたトレンチ１７ａと、このトレンチ１７ａ内に充填したシリコン酸化膜１８ａと、を備える。
【選択図】図１

Description

本発明は、半導体装置に関する。
電子機器の小型化や低コスト化の進展に伴い、こうした電子機器に搭載される電力用トランジスタにおいてもその小型化が要求されている。特に、さらなる小型化が求められる携帯機器や家庭用機器などの電子機器にあっては、制御回路や複数の電力用トランジスタ（半導体素子）を同一半導体基板上に集積するための技術が必須とされている。こうした複数の半導体素子の集積化を容易とするトランジスタ構造の一つとして、たとえば、特許文献１に記載の縦型ＭＯＳ（Metal Oxide Semiconductor）トランジスタ構造が知られている。
図３１は特許文献１に記載された従来の縦型ＭＯＳトランジスタの構造を示す概略断面図である。
単結晶シリコン基板３２上にはエピタキシャル層３３が形成されている。そして、基板３２およびエピタキシャル層３３には両者を貫通する分離領域３４によって島領域３５が形成されている。この分離領域３４は基板３２の表面から上下方向に拡散した第１の分離領域３６およびエピタキシャル層３３の表面から拡散した第２の分離領域３７からなる。そして、両者が連結することでエピタキシャル層３３を複数の島領域に分離する。
基板３２とエピタキシャル層３３との間にはその境界面を挟むようにドレイン領域として機能する埋め込み層３８が形成されている。この埋め込み層３８にはエピタキシャル層３３の表面から形成された第１のトレンチ３９が到達している。そして、第１のトレンチ３９内の側面には他領域へのポリシリコンの拡散防止および絶縁耐圧の確保を目的とするシリコン酸化膜４０が被覆されている。一方、第１のトレンチ３９内底部のシリコン酸化膜４０は除去されている。この構造の状態で第１のトレンチ３９内に多結晶シリコン４１が充填されている。
埋め込み層３８上のエピタキシャル層３３はゲート電極４８およびソース領域の形成領域として用いられる。ここには、チャネル層の形成領域となる拡散領域４４が形成され、この拡散領域４４にはソース領域となる拡散領域４５が二重拡散により形成されている。エピタキシャル層３３表面からはゲート電極４８形成用の第２のトレンチ４６が等間隔で複数形成されている。この第２のトレンチ４６は、上述した拡散領域４４および拡散領域４５を貫通し、埋め込み層３８に到達しない深さで形成されている。そして、第２のトレンチ４６内にはその略全面にシリコン酸化膜４７が被覆している。このシリコン酸化膜４７を覆うように第２のトレンチ４６内には多結晶シリコンが充填されている。この多結晶シリコンはゲート電極４８として、シリコン酸化膜４７はゲート絶縁膜として用いられる。
エピタキシャル層３３の表面上には絶縁層４９が形成されている。この絶縁層４９にはコンタクトホールが形成され、このコンタクトホールを介してドレイン電極５０およびソース電極５１が形成されている。このとき、第２のトレンチ４６内のゲート電極４８はシリコン酸化膜４７および絶縁層４９によりソース電極５１とは絶縁されている。また、拡散領域４５には第２のトレンチ４６が複数形成されているが、複数のゲート電極４８を一括して覆うように１つのソース電極５１が形成されている。
この特許文献１に記載の縦型ＭＯＳトランジスタ構造では、半導体基板（エピタキシャ
ル層３３）の表面からドレイン配線（ドレイン電極５０）およびソース配線（ソース電極５１）が取り出されるとともに、この半導体基板（エピタキシャル層３３）の深さ方向に溝（第２のトレンチ４６）が形成されている。そして、この溝（第２のトレンチ４６）の内部に絶縁膜（シリコン酸化膜４７）を介してゲート電極（ゲート電極４８）が設けられており、この溝（第２のトレンチ４６）の側壁近傍の半導体基板側の領域（拡散領域４４）をチャネル層とすることにより、従来の半導体装置の表面上にゲート電極を形成したトランジスタ構造と比較してドランジスタの小型化が図られるようになっている。
これまで上記のように半導体基板の溝内部にゲート電極を設けることで電力用半導体装置の小型化を実現してきたが、近年では電力用半導体装置のさらなる小型化が強く求められている。これを実現するには、半導体装置を構成するトランジスタのゲート電極およびゲート電極間（溝および溝間）の寸法幅の微細化を行うだけでなく、半導体基板表面におけるソース−ドレイン間の間隔の微細化も合わせて行うことが必要である。
特開２００３−３０３９６０号公報
しかしながら、従来の半導体装置においてソース−ドレイン間の間隔（ソース領域である拡散領域４５とドレイン引き出し用の第１のトレンチ３９との間の間隔）を微細化した場合には、第１のトレンチ３９内の側面をシリコン酸化膜４０にて被覆して絶縁耐圧を確保しているにも関わらず、ソース−ドレイン間の耐圧が劣化することが我々の検討で明らかとなった。これは、ドレイン電極５０（多結晶シリコン４１）に高電圧を印加した場合に、埋め込み層３８側から第１のトレンチ３９の側面（シリコン酸化膜４０の表面）に沿ってインパクトイオン化が発生することによる。すなわち、このインパクトイオン化により半導体基板の主表面Ｓ近傍では第１のトレンチ３９の側面と拡散領域４５との間で高電圧が印加された状態となり、リーク電流が流れないように両者間の耐圧を確保するためにはそれらの間隔を一定値より狭くすることができない。したがって、従来のトランジスタ構造においては、こうしたインパクトイオン化の発生を考慮する必要があり、ソース−ドレイン間の間隔を微細化するには一定の限界があった。
本発明はこうした状況に鑑みてなされたものであり、その目的は、ソース−ドレイン間の耐圧を確保しつつ、その間隔の微細化を可能にした半導体装置を提供することにある。
上記課題を解決するために、本発明に係る半導体装置は、半導体基板と、この半導体基板に埋設された埋め込み層と、半導体基板の主表面から埋め込み層に達する第１の溝と、この第１の溝内の側面を被覆して設けられた第１の絶縁体と、この第１の絶縁体を介して第１の溝内に埋め込まれるとともに埋め込み層に接続された第１の導電体と、半導体基板の主表面に設けられた第２の溝と、この第２の溝内に設けられた第２の導電体と、半導体基板の主表面において第２の溝の両側面に設けられた導電領域と、半導体基板の主表面において第１の溝と導電領域との間に設けられた第３の溝と、この第３の溝の内面に少なくとも設けられた第２の絶縁体と、を備えることを特徴とする。
この発明によれば、半導体基板の主表面において、導電領域と第１の導電体が埋め込まれた第１の溝との間を、その内面に第２の絶縁体が設けられた第３の溝により分離するので、導電領域と第１の溝との間の実効間隔を半導体基板内において第３の溝を迂回する経路長に増長させることができ、導電領域と第１の溝との間における実効的な耐圧を向上させることができる。したがって、従来と同一のソース−ドレイン間の耐圧を確保しながらソース−ドレイン間の間隔を狭くすることができ、従来よりも小型化された半導体装置を実現することができる。
本発明によれば、ソース−ドレイン間の耐圧を確保しつつ、その間隔の微細化を可能にした半導体装置が提供される。
以下、本発明を具現化した実施形態について図面に基づいて説明する。なお、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
（第１実施形態）
図１は第１実施形態に係る半導体装置の構成を示す概略断面図である。図２は対応する半導体装置の概略平面図であり、図１はこの図２中のＸ−Ｘ線に沿った断面に相当する。図１および図２に基づいて第１実施形態の半導体装置（縦型Ｎ型ＭＯＳトランジスタ）について説明する。
第１実施形態の半導体装置は、Ｐ型単結晶シリコン基板１の上表面にＮ型埋込拡散層３が積層されるとともに、このＮ型埋込拡散層３の上表面にＮ型エピタキシャルシリコン層５が積層された構造を有している。ここでは、Ｐ型単結晶シリコン基板１およびＮ型エピタキシャルシリコン層５によって半導体基板が構成されている。なお、Ｐ型単結晶シリコン基板１およびＮ型エピタキシャルシリコン層５により構成される半導体基板が本発明の「半導体基板」およびＮ型埋込拡散層３が本発明の「埋め込み層」の一例である。
Ｎ型埋込拡散層３にはＮ型エピタキシャルシリコン層５の表面（主表面Ｓ）から形成されたトレンチ１７が到達している。そして、トレンチ１７内の側面には他領域へのポリシリコンに含まれる不純物の拡散防止および周囲のＮ型エピタキシャルシリコン層５との絶縁耐圧の確保を目的とするスペーサ状のシリコン酸化膜１８が被覆されている。一方、トレンチ１７内底部のシリコン酸化膜１８は除去されている。この構造の状態で、トレンチ１７内に多結晶シリコン（ポリシリコン）からなる引き出し層１９が充填されている。そして、この引き出し層１９にはＮ型不純物、たとえば、燐（Ｐ）が多量に導入されており、高濃度なＮ型領域となっている。また、こうしたトレンチ１７内に充填された引き出し層１９は、図２に示すように、素子分離層（ＬＯＣＯＳ層７他）によって囲繞された形成領域（主表面Ｓ）内の所定の位置に延設されている。また、この引き出し層１９は所定の数のゲート電極に対して１つの割合で設けられ、ここでは、共通接続された３つのゲート電極１１に対応して形成されている。なお、トレンチ１７は本発明の「第１の溝」、シリコン酸化膜１８は本発明の「第１の絶縁体」、及び引き出し層１９は本発明の「第１の導電体」の一例である。
上記Ｎ型エピタキシャルシリコン層５の上表面にはＮ型ソース拡散層１３およびＰ型ボディ用拡散層１４が順に形成されている。そして、Ｎ型エピタキシャルシリコン層５の表面（主表面Ｓ）からはゲート電極形成用のトレンチ９が等間隔で形成されている。このトレンチ９は、上述したＮ型ソース拡散層１３およびＰ型ボディ用拡散層１４を貫通し、Ｎ型埋込拡散層３に到達しない深さで形成されている。そして、トレンチ９内部にはその略全面にシリコン酸化膜１０ａが被覆している。さらに、トレンチ９内部にはこのシリコン酸化膜１０ａを覆うように多結晶シリコン（ポリシリコン）が充填されている。そして、このポリシリコンにはＮ型不純物、たとえば、燐（Ｐ）が多量に導入されている。このポリシリコンはゲート電極１１として用いられ、シリコン酸化膜１０ａはゲート絶縁膜として用いられる。さらに、ゲート電極１１を含むＮ型エピタキシャルシリコン層５の上にはシリコン酸化膜１６が設けられている。ここで、こうしたゲート電極１１は、図２に示すように、それぞれが並列に延設されるとともに、それぞれに対応して区画されたＮ型ソース拡散層１３を有するように配置されている。また、これらゲート電極は一括して共通接続されている。なお、Ｎ型ソース拡散層１３が本発明の「導電領域」、トレンチ９は本発
明の「第２の溝」、及びゲート電極１１は本発明の「第２の導電体」の一例である。
Ｎ型ソース拡散層１３（またはＰ型ボディ用拡散層１４）と引き出し層１９との間にはＮ型エピタキシャルシリコン層５の表面（主表面Ｓ）からトレンチ１７ａが形成されている。このトレンチ１７ａは、上述したゲート電極形成用のトレンチ９と同じ深さまたはそれよりも深く、Ｎ型埋込拡散層３に到達しない深さで形成されている。そして、トレンチ１７ａ内部にはシリコン酸化膜１８ａが充填されている。このトレンチ１７ａおよびその内部に充填されたシリコン酸化膜１８ａにより、Ｎ型ソース拡散層１３と引き出し層１９（トレンチ１７）との間における絶縁分離層が構成される。なお、トレンチ１７ａは本発明の「第３の溝」およびシリコン酸化膜１８ａは本発明の「第２の絶縁体」の一例である。
シリコン酸化膜１６を含むＮ型エピタキシャルシリコン層５の上には絶縁層２０が形成されている。この絶縁層２０にはＮ型ソース拡散層１３および引き出し層１９に対応する所定の位置にコンタクトホール２１ａ，２１ｂが形成され、この内部に形成されたコンタクトプラグ２２ａ，２２ｂを介してソース電極２３ａおよびドレイン電極２３ｂがそれぞれ形成されている。このソース電極２３ａは複数のＮ型ソース拡散層１３を一括して接続するように形成されている。
（製造方法）
図３〜図１７は、図１に示した第１実施形態に係る半導体装置の製造プロセスを説明するための概略断面図である。
まず、図３に示すように、Ｐ型単結晶シリコン基板１を用意する。そして、このＰ型単結晶シリコン基板１の上面に熱酸化を施すことによって３００〜５００ｎｍ程度の熱酸化膜２を形成する。その後、リソグラフィ技術およびエッチング技術によって所定の領域の熱酸化膜２を除去する。
図４に示すように、図中の矢印にて示す方向からアンチモン（Ｓｂ）ソースを熱酸化膜２が除去された領域、すなわち熱酸化膜２によって囲繞されたＰ型単結晶シリコン基板１の上面にスピン塗布した後、１０００℃程度の熱処理を施すことにより、シート抵抗が２０Ω／□程度となるＮ型埋込拡散層３を形成する。なお、このＮ型埋込拡散層３のシート抵抗の値は熱処理の温度と時間によって制御することが可能である。
図５に示すように、熱酸化膜２を除去した後、図中の破線にて示すように、リソグラフィ技術を通じてＮ型埋込拡散層３の上面を被覆するマスクを形成する。そして、図中の矢印にて示す方向からＰ型単結晶シリコン基板１の上面にボロン（Ｂ）をイオン注入するとともに、熱処理による活性化を行う。これにより、Ｎ型埋込拡散層３を囲繞する素子分離拡散層４が形成される。なお、イオン注入条件は、たとえば、加速電圧６０〜１００ｋＶ、ドーズ量１×１０１３〜１×１０１５ｃｍ―２である。
図６に示すように、１〜２Ω・ｃｍ程度の比抵抗のＮ型エピタキシャルシリコン層５を２〜１０μｍ程度の膜厚で形成した後、リソグラフィ技術を通じてＮ型埋込拡散層３の上方を被覆するマスクを形成する。そして、Ｎ型エピタキシャルシリコン層５の上面にボロン（Ｂ）をイオン注入するとともに、熱処理による活性化を行なう。これにより、先の素子分離拡散層４に達する素子分離拡散層６が形成されるとともに、これら素子分離拡散層４および素子分離拡散層６によって上記Ｎ型エピタキシャルシリコン層５が区画形成される。なお、ここでは、Ｎ型エピタキシャルシリコン層５の厚さが２〜１０μｍ程度もあることから、素子分離拡散層４のみでは素子分離が不完全となるおそれがあることに鑑みて、Ｎ型エピタキシャルシリコン層５の上面から下方に延伸するように素子分離拡散層６をさらに形成するようにしている。なお、イオン注入条件は、たとえば、加速電圧６０〜１
００ｋＶ、ドーズ量１×１０１３〜１×１０１５ｃｍ―２である。
図７に示すように、Ｎ型エピタキシャルシリコン層５の上面にシリコン酸化膜およびシリコン窒化膜を順に形成した後、リソグラフィ技術およびエッチング技術を通じて素子分離拡散層６部分を開口し、Ｎ型埋込拡散層３の上方を被覆する積層マスク（図示せず）を形成する。そして、熱酸化を施すことによりＬＯＣＯＳ層７を形成した後、上記積層マスクを除去する。これにより、矩形枠状のＬＯＣＯＳ層７および素子分離拡散層４，６からなる素子分離層によって囲繞された領域（半導体素子の形成領域となる主表面Ｓ）が形成される。
図８に示すように、熱酸化法を用いてシリコン酸化膜８を形成した後、リソグラフィ技術を通じてトレンチ９用のレジストマスク（図中の破線）を形成する。そして、エッチング技術により不要な部分のシリコン酸化膜８およびＮ型エピタキシャルシリコン層５を順に除去してトレンチ９を形成する。図２に示したように、トレンチ９は上記領域（主表面Ｓ）内においてそれぞれが均等な間隔で並列に延設されて形成されている。また、図１に示したように、トレンチ９の深さは、後に形成するＮ型ソース拡散層１３とＰ型ボディ用拡散層１４の両者を貫通し、かつ、Ｎ型埋込拡散層３に到達しない程度の深さに形成している。その後、レジストマスクおよびシリコン酸化膜８を除去することにより、図９に示すように、ゲート電極形成用のトレンチ９が形成される。なお、ゲート電極形成用のトレンチ９は幅５００ｎｍ程度、深さ１０００ｎｍ程度である。
図１０に示すように、トレンチ９内を含めＮ型エピタキシャルシリコン層５の上面に対して新たに熱酸化を施して１５ｎｍ程度のシリコン酸化膜１０（トレンチ９内においてはゲート絶縁膜として機能するシリコン酸化膜１０ａ）を形成する。
図１１に示すように、２５０ｎｍ程度の多結晶シリコン（ポリシリコン）をトレンチ９の内部を含めたＮ型エピタキシャルシリコン層５の表面上に堆積させた後、ＰＯＣＬ３（オキシ塩化リン）等を用いた熱処理によってポリシリコンへ燐（Ｐ）のドーピングを行う。そして、エッチング処理を施すことによりトレンチ９の内部にポリシリコンからなるゲート電極１１が充填される。なお、ここでは、ゲート電極１１の上面はＮ型エピタキシャルシリコン層５の表面（主表面Ｓ）と略同一面となるように形成している。
図１２に示すように、図中の破線にて示すように、リソグラフィ技術を通じてソース形成領域を開口するレジストマスクを形成する。そして、このレジストマスクを介してＮ型エピタキシャルシリコン層５の上面に砒素（Ａｓ）をイオン注入するとともに、この砒素（Ａｓ）の注入された層よりも深い位置にボロン（Ｂ）をイオン注入する。その後、レジストマスクを除去し、熱処理による活性化を行う。なお、砒素（Ａｓ）の注入条件は、たとえば、加速電圧６０〜１００ｋＶ、ドーズ量１×１０１３〜１×１０１５ｃｍ―２であり、ボロン（Ｂ）の注入条件は、たとえば、加速電圧６０〜１００ｋＶ、ドーズ量１×１０１３〜１×１０１５ｃｍ―２である。これにより、Ｎ型エピタキシャルシリコン層５にはＮ型ソース拡散層１３と同Ｎ型ソース拡散層１３の下層としてＰ型ボディ用拡散層１４がそれぞれ形成される。なお、この工程において、シリコン酸化膜１０はイオン注入時のＮ型エピタキシャルシリコン層５の表面へのダメージ保護膜として機能する。
図１３に示すように、フッ酸などの薬液処理によってＮ型エピタキシャルシリコン層５の表面に形成されたシリコン酸化膜１０を除去する。これにより、ゲート電極１１の上面はＮ型ソース拡散層１３の上面と略同一面を構成するように形成される。
図１４に示すように、減圧ＣＶＤ法を用いてゲート電極１１を含むＮ型エピタキシャルシリコン層５の上に２００ｎｍ程度のシリコン酸化膜１６を形成した後、リソグラフィ技
術を通じてトレンチ１７（開口幅Ｗ１）およびトレンチ１７ａ（開口幅Ｗ２）用のレジストマスク（図中の破線）を形成する。そして、エッチング技術により不要な部分のシリコン酸化膜１６およびＮ型エピタキシャルシリコン層５を順に除去してトレンチ１７およびトレンチ１７ａを同時に形成する。その後、レジストマスクを除去する。
トレンチ１７およびトレンチ１７ａについて具体的に説明する。まず、トレンチ１７は、所定の数のゲート電極に対して１つの割合で設けられ、上記領域（主表面Ｓ）内に延設されて形成されている。トレンチ１７は開口幅Ｗ１にてＮ型埋込拡散層３に到達する深さに形成されている。一方、トレンチ１７ａは、トレンチ１７とＮ型ソース拡散層１３との間に配置され、両者を分離するように上記領域（主表面Ｓ）内に延設されて形成されている。トレンチ１７ａは開口幅Ｗ２にて上述したゲート電極形成用のトレンチ９と同じ深さまたはそれよりも深く、且つ、Ｎ型埋込拡散層３に到達しない深さで形成されている。さらにトレンチ１７ａの開口幅Ｗ２は、トレンチ１７の開口幅Ｗ１よりも狭く、且つ、後の工程で形成するシリコン酸化膜により完全に埋設される幅に設定されている。ここでは、トレンチ１７の開口幅Ｗ１は２０００ｎｍ程度、トレンチ１７ａの開口幅Ｗ２は５００ｎｍ程度としている。なお、トレンチ１７およびトレンチ１７ａの開口幅が異なるため、エッチング時にマイクロローディング効果が働くので、トレンチ１７ａ内よりもトレンチ１７内の方が速くエッチングされ、トレンチ１７がＮ型埋込拡散層３に到達した際にはトレンチ１７ａはＮ型埋込拡散層３に到達しない状態となる。
図１５に示すように、減圧ＣＶＤ法を用いて３００ｎｍ程度のシリコン酸化膜を形成し、続いてドライエッチングを用いて全面エッチバックすることにより、トレンチ１７内にスペーサ状のシリコン酸化膜１８を形成する。これにより、トレンチ１７内の側面にはシリコン酸化膜が被覆され、トレンチ１７内の底部のシリコン酸化膜は除去された状態となる。また、この際、トレンチ１７ａは、その開口幅Ｗ２がトレンチ１７の開口幅Ｗ１よりも狭くその内部がシリコン酸化膜で完全に埋設されているので、全面エッチバック後にシリコン酸化膜１８ａが充填された状態に仕上がる。このトレンチ１７ａおよびその内部に充填されたシリコン酸化膜１８ａにより、Ｎ型ソース拡散層１３と引き出し層１９（トレンチ１７）との間における絶縁分離層が構成される。なお、トレンチ１７内のスペーサ状のシリコン酸化膜１８は、引き出し層１９（図１参照）のポリシリコンに含まれる不純物の拡散防止および周囲のＮ型エピタキシャルシリコン層５との絶縁耐圧の確保を目的に設けられている。
図１６に示すように、１０００ｎｍ程度のリンドープト多結晶シリコン（リンドープトポリシリコン）をトレンチ１７の内部を含めたＮ型エピタキシャルシリコン層５の上に堆積させた後、熱処理によって活性化を行う。そして、エッチング処理を施すことによりトレンチ１７の内部にリンドープトポリシリコンからなる引き出し層１９が形成される。なお、この引き出し層１９はトレンチ１７内の底部を通じて電気的に接続されている。
図１７に示すように、プラズマＣＶＤ法によってＮ型エピタキシャルシリコン層５の上方から全面に１５００ｎｍ程度の絶縁層２０を形成する。この絶縁層２０には、たとえば、ＢＰＳＧ膜やＴＥＯＳ膜等の絶縁膜が採用される。その後、図中の破線にて示すように、リソグラフィ技術を通じてＮ型ソース拡散層１３および引き出し層１９の所定の領域にコンタクトホール２１ａ，２１ｂ形成用のレジストマスクをそれぞれ形成する。そして、エッチング技術により不要な部分の絶縁層２０およびシリコン酸化膜１６を順に除去してコンタクトホール２１ａ，２１ｂを形成する。その後、レジストマスクを除去する。
最後に、図１に示したように、六フッ化タングステン（ＷＦ６）ガスを用いたＣＶＤ法を用いてこれらコンタクトホール２１ａ，２１ｂの内部にタングステン（Ｗ）を堆積するとともに、エッチバックを行い、それぞれのコンタクトホール２１ａ，２１ｂの内部にコ
ンタクトプラグ２２ａ，２２ｂを形成する。引き続き、スパッタ法を用いてトータル膜厚５００ｎｍ程度のＴｉＮ／Ａｉ−Ｃｕ／ＴｉＮの積層膜を堆積させた後、リソグラフィ技術およびエッチング技術を用いて、上記コンタクトプラグ２２ａ，２２ｂ上にソース電極２３ａおよびドレイン電極２３ｂとなる金属配線を形成する。
これらの工程により、第１実施形態の半導体装置（縦型Ｎ型ＭＯＳトランジスタ）が製造される。
以上説明した第１実施形態の半導体装置およびその製造方法によれば、以下のような効果を得ることができるようになる。
（１）Ｎ型エピタキシャルシリコン層５の主表面Ｓにおいて、Ｎ型ソース拡散層１３と引き出し層１９が埋め込まれたトレンチ１７との間を、その内面にシリコン酸化膜１８ａが充填されたトレンチ１７ａにより分離したので、Ｎ型ソース拡散層１３とトレンチ１７との間の実効間隔をＮ型エピタキシャルシリコン層５内においてトレンチ１７ａを迂回する経路長に増長させることができ、Ｎ型ソース拡散層１３とトレンチ１７との間における実効的な耐圧を向上させることができる。
（２）ソース−ドレイン間の間隔が従来と同一であれば、トレンチ１７ａおよびシリコン酸化膜１８ａからなる絶縁分離層を設けたことで、ソース−ドレイン間の耐圧を向上させることができる。このため、従来と同一のソース−ドレイン間の耐圧を確保するのであれば、ソース−ドレイン間の間隔を狭くすることが可能となる。したがって、Ｎ型ソース拡散層１３とトレンチ１７ａ（引き出し層１９）との間に、トレンチ１７ａおよびシリコン酸化膜１８ａからなる絶縁分離層を設けたことで、従来よりも小型化された半導体装置を実現することができる。
（３）絶縁分離層となるトレンチ１７ａおよびシリコン酸化膜１８ａの形成を、それぞれドレイン用の引き出し層１９を形成する工程でのトレンチ１７およびシリコン酸化膜１８の形成と同時に行ったことで、製造コストを増加させることなく、ソース−ドレイン間の耐圧の向上した半導体装置を得ることができる。
（第２実施形態）
図１８は本発明の第２実施形態に係る半導体装置の構成を示す概略断面図である。図１９は対応する半導体装置の概略平面図であり、図１８はこの図１９中のＸ−Ｘ線に沿った断面に相当する。第１実施形態と異なる箇所は、トレンチ１７ａおよびその内部に充填されたシリコン酸化膜１８ａからなる絶縁分離層が、トレンチ９ａ、シリコン酸化膜１０ｂ、及びフローティングゲート電極１１ａから構成される絶縁分離層となっていることである。それ以外は第１実施形態と同様である。
具体的には、第２実施形態の半導体装置では、Ｎ型ソース拡散層１３（またはＰ型ボディ用拡散層１４）と引き出し層１９との間においてＮ型エピタキシャルシリコン層５の表面（主表面Ｓ）からトレンチ９ａが形成されている。このトレンチ９ａはゲート電極用のトレンチ９と同様の幅および深さで形成されている。そして、トレンチ９ａ内部にはその略全面にシリコン酸化膜１０ｂが被覆している。さらに、トレンチ９ａ内部にはこのシリコン酸化膜１０ｂを覆うように多結晶シリコン（ポリシリコン）が充填されている。そして、このポリシリコンにはＮ型不純物、たとえば、燐（Ｐ）が多量に導入されている。このポリシリコンは、トレンチ９内に設けられたゲート電極１１とは電気的に接続されず、絶縁分離層用のフローティングゲート電極１１ａとして用いられる。さらに、このゲート電極１１およびフローティングゲート電極１１ａを含むＮ型エピタキシャルシリコン層５の上にはシリコン酸化膜１６が設けられている。こうしたトレンチ９ａおよびその内部に形成されたシリコン酸化膜１０ｂとフローティングゲート電極１１ａにより、Ｎ型ソース拡散層１３と引き出し層１９（トレンチ１７）との間における絶縁分離層が構成される。なお、トレンチ９ａは本発明の「第３の溝」およびシリコン酸化膜１０ｂは本発明の「第２の絶縁体」の一例である。
（製造方法）
図２０〜図２９は、図１８に示した第２実施形態に係る半導体装置の製造プロセスを説明するための概略断面図である。
まず第１実施形態における図７までに説明した工程を経て、矩形枠状のＬＯＣＯＳ層７および素子分離拡散層４，６からなる素子分離層によって囲繞された領域（半導体素子の形成領域となる主表面Ｓ）を有するシリコン基板１を用意する。
次に、図２０に示すように、熱酸化法を用いてシリコン酸化膜８を形成した後、リソグラフィ技術を通じてトレンチ９およびトレンチ９ａ用のレジストマスク（図中の破線）を形成する。そして、エッチング技術により不要な部分のシリコン酸化膜８およびＮ型エピタキシャルシリコン層５を順に除去してトレンチ９およびトレンチ９ａを同時に形成する。トレンチ９ａの幅および深さは、トレンチ９と同じになるように形成し、それぞれ幅５００ｎｍ程度、深さ１０００ｎｍ程度である。なお、トレンチ９の深さは、後に形成するＮ型ソース拡散層１３とＰ型ボディ用拡散層１４の両者を貫通し、かつ、Ｎ型埋込拡散層３に到達しない程度の深さに形成している。その後、レジストマスクおよびシリコン酸化膜８を除去することにより、図２１に示すように、ゲート電極形成用のトレンチ９および絶縁分離層形成用のトレンチ９ａが形成される。
図２２に示すように、トレンチ９およびトレンチ９ａ内を含めＮ型エピタキシャルシリコン層５の上面に対して新たに熱酸化を施して１５ｎｍ程度のシリコン酸化膜１０（トレンチ９内においてゲート絶縁膜として機能するシリコン酸化膜１０ａおよびトレンチ９ａ内のシリコン酸化膜１０ｂ）を形成する。
図２３に示すように、２５０ｎｍ程度の多結晶シリコン（ポリシリコン）をトレンチ９およびトレンチ９ａの内部を含めたＮ型エピタキシャルシリコン層５の表面上に堆積させた後、ＰＯＣＬ３（オキシ塩化リン）等を用いた熱処理によってポリシリコンへ燐（Ｐ）のドーピングを行う。そして、エッチング処理を施すことによりトレンチ９およびトレンチ９ａの内部にポリシリコンからなるゲート電極１１およびフローティングゲート電極１１ａがそれぞれ充填される。なお、ここでは、ゲート電極１１およびフローティングゲート電極１１ａの上面はＮ型エピタキシャルシリコン層５の表面と略同一面となるように形成している。
図２４に示すように、図中の破線にて示すように、リソグラフィ技術を通じてソース形成領域を開口するレジストマスクを形成する。このレジストマスクは、トレンチ９ａ（フローティングゲート電極１１ａ）を部分的に覆うように形成され、トレンチ９（ゲート電極１１）とトレンチ９ａ（フロティングゲート電極１１ａ）との間におけるＮ型エピタキシャルシリコン層５が開口している。そして、このレジストマスクを介してＮ型エピタキシャルシリコン層５の上面に砒素（Ａｓ）をイオン注入するとともに、この砒素（Ａｓ）の注入された層よりも深い位置にボロン（Ｂ）をイオン注入する。その後、レジストマスクを除去し、熱処理による活性化を行う。これにより、トレンチ９（ゲート電極１１）の両側面のＮ型エピタキシャルシリコン層５にＮ型ソース拡散層１３と同Ｎ型ソース拡散層１３の下層としてＰ型ボディ用拡散層１４がそれぞれ形成される。そして、トレンチ９（ゲート電極１１）とトレンチ９ａ（フローティングゲート電極１１ａ）との間では、トレンチ９ａの側面にもＮ型ソース拡散層１３とＰ型ボディ用拡散層１４がそれぞれ対応して形成される。
図２５に示すように、フッ酸などの薬液処理によってＮ型エピタキシャルシリコン層５の表面に形成されたシリコン酸化膜１０を除去する。これにより、ゲート電極１１およびフローティングゲート電極１１ａの上面はＮ型ソース拡散層１３の上面と略同一面を構成するように形成される。
図２６に示すように、減圧ＣＶＤ法を用いてＮ型エピタキシャルシリコン層５の上に２００ｎｍ程度のシリコン酸化膜１６を形成した後、リソグラフィ技術を通じてトレンチ１７用のレジストマスク（図中の破線）を形成する。そして、エッチング技術により不要な部分のシリコン酸化膜１６およびＮ型エピタキシャルシリコン層５を順に除去してトレンチ１７を形成する。その後、レジストマスクを除去する。ここで、トレンチ１７は、所定の数のゲート電極に対して１つの割合で設けられ、上記形成領域（主表面Ｓ）内に延設されて形成されている。また、トレンチ１７はＮ型埋込拡散層３に到達する深さに形成されている。
図２７に示すように、減圧ＣＶＤ法を用いて３００ｎｍ程度のシリコン酸化膜を形成し、続いてドライエッチングを用いて全面エッチバックすることにより、トレンチ１７内にスペーサ状のシリコン酸化膜１８を形成する。これにより、トレンチ１７内の側面にはシリコン酸化膜が被覆され、トレンチ１７内の底部のシリコン酸化膜は除去された状態となる。
図２８に示すように、１０００ｎｍ程度のリンドープト多結晶シリコン（リンドープトポリシリコン）をトレンチ１７の内部を含めたＮ型エピタキシャルシリコン層５の上に堆積させた後、熱処理によって活性化を行う。そして、エッチング処理を施すことによりトレンチ１７の内部にリンドープトポリシリコンからなる引き出し層１９が形成される。ここで、この引き出し層１９はトレンチ１７内の底部を通じて電気的に接続されている。
図２９に示すように、プラズマＣＶＤ法によってＮ型エピタキシャルシリコン層５の上方から全面に１５００ｎｍ程度の絶縁層２０を形成する。この絶縁層２０には、たとえば、ＢＰＳＧ膜やＴＥＯＳ膜等の絶縁膜が採用される。その後、図中の破線にて示すように、リソグラフィ技術を通じてＮ型ソース拡散層１３および引き出し層１９の所定の領域にコンタクトホール２１ａ，２１ｂ形成用のレジストマスクをそれぞれ形成する。そして、エッチング技術により不要な部分の絶縁層２０およびシリコン酸化膜１６を順に除去してコンタクトホール２１ａ，２１ｂを形成する。その後、レジストマスクを除去する。
最後に、図１８に示したように、六フッ化タングステン（ＷＦ６）ガスを用いたＣＶＤ法を用いてこれらコンタクトホール２１ａ，２１ｂの内部にタングステン（Ｗ）を堆積するとともに、エッチバックを行い、それぞれのコンタクトホール２１ａ，２１ｂの内部にコンタクトプラグ２２ａ，２２ｂを形成する。引き続き、スパッタ法を用いてトータル膜厚５００ｎｍ程度のＴｉＮ／Ａｉ−Ｃｕ／ＴｉＮの積層膜を堆積させた後、リソグラフィ技術およびエッチング技術を用いて、上記コンタクトプラグ２２ａ，２２ｂ上にソース電極２３ａおよびドレイン電極２３ｂとなる金属配線を形成する。
これらの工程により、第２実施形態の半導体装置（縦型Ｎ型ＭＯＳトランジスタ）が製造される。
この第２実施形態の半導体装置およびその製造方法によれば、以下のような効果を得ることができるようになる。
（４）Ｎ型エピタキシャルシリコン層５の主表面Ｓにおいて、Ｎ型ソース拡散層１３と引き出し層１９が埋め込まれたトレンチ１７との間を、その内部にシリコン酸化膜１０ｂおよびフローティングゲート電極１１ａが形成されたトレンチ９ａにより分離したので、Ｎ型ソース拡散層１３とトレンチ１７との間の実効間隔をＮ型エピタキシャルシリコン層５内においてトレンチ９ａを迂回する経路長に増長させることができ、Ｎ型ソース拡散層１３とトレンチ１７との間における実効的な耐圧を向上させることができる。
（５）絶縁分離層となるトレンチ９ａ、シリコン酸化膜１０ｂ、及びフローティングゲート電極１１ａの形成を、ゲート電極用のトレンチ９、シリコン酸化膜１０ａ、及びゲート
電極１１の形成とそれぞれ対応させて同時に行ったことで、製造コストを増加させることなく、ソース−ドレイン間の耐圧の向上した半導体装置を得ることができる。
（６）ソース−ドレイン間の間隔が従来と同一であれば、トレンチ９ａ、シリコン酸化膜１０ｂ、及びフローティングゲート電極１１ａからなる絶縁分離層を設けたことで、ソース−ドレイン間の耐圧を向上させることができる。このため、従来と同一のソース−ドレイン間の耐圧を確保するのであれば、先の第１実施形態のように、ソース−ドレイン間の間隔を微細化することが可能となる。したがって、Ｎ型ソース拡散層１３とトレンチ１７（引き出し層１９）との間に、トレンチ９ａ、シリコン酸化膜１０ｂ、及びフローティングゲート電極１１ａからなる絶縁分離層を設けたことで、従来よりも小型化された半導体装置を実現することができる。
（第３実施形態）
図３０は第３実施形態に係る半導体装置の概略平面図である。第３実施形態に係る半導体装置の断面図は図１８に示した第２実施形態の概略断面図と実質的に同様であり、第２実施形態と異なる箇所は、フローティングゲート電極１１ａをゲート電極１１と電気的に共通接続されたゲート電極１１ｂにしていることである。それ以外は第２実施形態と同様である。
具体的には、トレンチ９の加工工程あるいはゲート電極１１の形成工程において、ゲート電極１１ｂがゲート電極１１と電気的に共通接続するように製造することで、第３実施携帯の半導体装置を得ることができる。
この第３実施形態の半導体装置およびその製造方法によれば、第２実施形態の上記（４）〜（６）の効果に加え、以下のような効果を得ることができるようになる。
（７）絶縁分離層として設けたゲート電極１１ｂをゲート電極１１と電気的に共通接続したことで、この部分がトランジスタ動作時にチャネルとして機能するようになるので、トランジスタの総チャネル長を増加させることができる。この結果、ソース−ドレイン間の間隔が従来と同一であっても、ソース−ドレイン間の耐圧を向上させつつ、さらにトランジスタの駆動能力を向上させることができる。
本発明は、上記した各実施形態に限定されるものではなく、当業者の知識に基づいて各種の設計変更等の変形を加えることも可能であり、そのような変形が加えられた実施形態も本発明の範囲に含まれうるものである。たとえば、各実施形態の構成を適宜組み合わせてもよい。
上記第１実施形態では、絶縁分離層用のトレンチ１７ａをドレイン引き出し層１９用のトレンチ１７と同時に形成する例を示したが、本発明はこれに限らず、たとえば、それぞれを別々の工程で形成するようにしてもよい。この場合には、製造時の工程数が増加するものの、トレンチ１７ａの深さをより精度良く制御できるようになる。
上記第１実施形態では、トレンチ１７ａの深さをトレンチ９よりも深く形成する例を示したが、本発明はこれに限らず、たとえば、Ｎ型ソース拡散層１３とトレンチ１７との間の実効間隔をＮ型エピタキシャルシリコン層５内においてトレンチ９ａを迂回する経路長に増長させることができれば、トレンチ９よりも浅く形成してもよい。
上記第２および第３実施形態では、絶縁分離層用のトレンチ９ａをゲート電極用のトレンチ９と同時に形成する例を示したが、本発明はこれに限らず、それぞれを別々の工程で形成するようにしてもよい。この場合には、製造時の工程数が増加するものの、トレンチ９ａの幅および深さを自由に設計できるようになる。たとえば、トレンチ９ａの深さをトレンチ９よりも深く形成する場合には、トレンチ９ａを迂回する経路長が増長するので、ソース−ドレイン間の耐圧をさらに向上させることができる。
上記実施形態では、絶縁分離用のトレンチ１７ａおよびトレンチ９ａを、Ｎ型ソース拡散層１３（またはＰ型ボディ用拡散層１４）と引き出し層１９との間で延設して形成する例を示したが、本発明はこれに限らず、たとえば、トレンチ１７（引き出し層１９）の周囲を取り囲むように形成してもよい。この場合には、トレンチ１７ａあるいはトレンチ９ａに終端部がなくなり、こうした終端部の側面を介した耐圧劣化が抑制されるので、ソース−ドレイン間の耐圧をさらに向上させることができる。
上記実施形態では、絶縁分離用のトレンチ１７ａあるいはトレンチ９ａを、Ｎ型ソース拡散層１３に接して設けた例を示したが、本発明はこれに限らず、たとえば、Ｎ型ソース拡散層１３と接しないようにトレンチ１７ａあるいはトレンチ９ａを設けるようにしてもよい。この場合にも、トレンチ１７ａあるいはトレンチ９ａを迂回する経路長が増長するので、ソース−ドレイン間の耐圧を向上させることができる。
本発明の第１実施形態に係る半導体装置の概略断面図。 図１中のＸ−Ｘ線に沿った半導体装置の概略平面図。 本発明の第１実施形態に係る半導体装置の製造プロセスを説明するための概略断面図。 本発明の第１実施形態に係る半導体装置の製造プロセスを説明するための概略断面図。 本発明の第１実施形態に係る半導体装置の製造プロセスを説明するための概略断面図。 本発明の第１実施形態に係る半導体装置の製造プロセスを説明するための概略断面図。 本発明の第１実施形態に係る半導体装置の製造プロセスを説明するための概略断面図。 本発明の第１実施形態に係る半導体装置の製造プロセスを説明するための概略断面図。 本発明の第１実施形態に係る半導体装置の製造プロセスを説明するための概略断面図。 本発明の第１実施形態に係る半導体装置の製造プロセスを説明するための概略断面図。 本発明の第１実施形態に係る半導体装置の製造プロセスを説明するための概略断面図。 本発明の第１実施形態に係る半導体装置の製造プロセスを説明するための概略断面図。 本発明の第１実施形態に係る半導体装置の製造プロセスを説明するための概略断面図。 本発明の第１実施形態に係る半導体装置の製造プロセスを説明するための概略断面図。 本発明の第１実施形態に係る半導体装置の製造プロセスを説明するための概略断面図。 本発明の第１実施形態に係る半導体装置の製造プロセスを説明するための概略断面図。 本発明の第１実施形態に係る半導体装置の製造プロセスを説明するための概略断面図。 本発明の第２実施形態に係る半導体装置の概略断面図。 図１８中のＸ−Ｘ線に沿った半導体装置の概略平面図。 本発明の第２実施形態に係る半導体装置の製造プロセスを説明するための概略断面図。 本発明の第２実施形態に係る半導体装置の製造プロセスを説明するための概略断面図。 本発明の第２実施形態に係る半導体装置の製造プロセスを説明するための概略断面図。 本発明の第２実施形態に係る半導体装置の製造プロセスを説明するための概略断面図。 本発明の第２実施形態に係る半導体装置の製造プロセスを説明するための概略断面図。 本発明の第２実施形態に係る半導体装置の製造プロセスを説明するための概略断面図。 本発明の第２実施形態に係る半導体装置の製造プロセスを説明するための概略断面図。 本発明の第２実施形態に係る半導体装置の製造プロセスを説明するための概略断面図。 本発明の第２実施形態に係る半導体装置の製造プロセスを説明するための概略断面図。 本発明の第２実施形態に係る半導体装置の製造プロセスを説明するための概略断面図。 本発明の第３実施形態に係る半導体装置の概略平面図。 従来の縦型ＭＯＳトランジスタの構造を示す概略断面図。
符号の説明
１・・・Ｐ型単結晶シリコン基板、３・・・Ｎ型埋込拡散層、４・・・素子分離拡散層、５・・・Ｎ型エピタキシャルシリコン層、６・・・素子分離拡散層、７・・・ＬＯＣＯＳ層、９・・・トレンチ、１０ａ・・・ゲート絶縁膜、１１・・・ゲート電極、１３・・・Ｎ型ソース拡散層、１４・・・Ｐ型ボディ用拡散層、１６・・・シリコン酸化膜、１７，１７ａ・・・トレンチ、１８，１８ａ・・・シリコン酸化膜、１９・・・引き出し層、２０・・・絶縁層、２１ａ，２１ｂ・・・コンタクトホール、２２ａ，２２ｂ・・・コンタクトプラグ、２３ａ・・・ソース電極、２３ｂ・・・ドレイン電極。

Claims (1)

  1. 半導体基板と、この半導体基板に埋設された埋め込み層と、
    前記半導体基板の主表面から前記埋め込み層に達する第１の溝と、この第１の溝内の側面を被覆して設けられた第１の絶縁体と、この第１の絶縁体を介して前記第１の溝内に埋め込まれるとともに前記埋め込み層に接続された第１の導電体と、
    前記半導体基板の主表面に設けられた第２の溝と、この第２の溝内に設けられた第２の導電体と、
    前記半導体基板の主表面において前記第２の溝の両側面に設けられた導電領域と、
    前記半導体基板の主表面において前記第１の溝と前記導電領域との間に設けられた第３の溝と、この第３の溝の内面に少なくとも設けられた第２の絶縁体と、
    を備える、半導体装置。
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