JP5164333B2 - 半導体装置 - Google Patents

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Description

本発明は半導体装置に関し、特に電力用トランジスタが複数併設された半導体装置においてその小型化や動作の安定性の向上に有益な構造を有する半導体装置に関する。
電子機器の小型化や低コスト化の進展に伴い、こうした電子機器に搭載される電力用トランジスタにおいてもその小型化が要求されている。特に、さらなる小型化が求められる携帯機器や家庭用機器などの１００Ｖ以下の耐圧領域にある電子機器にあっては、制御回路や複数の電力用トランジスタを同一半導体基板上に集積するための技術が必須とされている。こうした複数の半導体素子の集積化を容易とするトランジスタ構造の一つとして、横方向二重拡散接合絶縁ゲート電界効果トランジスタ（Lateral Double Diffused Metal Oxide Semiconductor Field Effect Transistor：ＬＤＭＯＳＦＥＴ）が知られており、広く実用化されている。
このＬＤＭＯＳＦＥＴにおいては通常、耐圧向上の目的でドレイン側にドリフト領域が設けられている。このドリフト領域に必要とされる長さは一般に、約０．０６７μｍ／Ｖとされている。このため、例えば耐圧２０ＶのＬＤＭＯＳＦＥＴの製造にあたっては、サブミクロンの微細加工技術を用いて約１．３４μｍの長さのドリフト領域を設ける必要がある。このようにドレイン側にドリフト領域を設けることでＬＤＭＯＳＦＥＴの耐圧向上が好適に図られるようになるものの、こうしたドリフト領域の存在により、ＬＤＭＯＳＦＥＴの小型化には自ずと限界があった。
近年、そうした問題を解決するためのトランジスタ構造として、例えば特許文献１あるいは特許文献２に記載のトランジスタ構造が知られている。これら特許文献１，２に記載のＤＭＯＳＦＥＴでは、基板表面からソース配線およびドレイン配線が取り出されるとともに、同基板の深さ方向にトレンチ溝が形成されている。そして、このトレンチ溝内に絶縁膜を介してゲート電極が設けられており、同トレンチ溝の側壁近傍の半導体基板側の領域をチャネル層およびドリフト層とすることにより、ＤＭＯＳトランジスタの小型化が図られるようになっている。
特許第３３４８９１１号公報 特開２００２−１８４９８０号公報
上記特許文献１あるいは上記特許文献２に記載のＤＭＯＳＦＥＴ構造を採用することとすれば、上述のＬＤＭＯＳＦＥＴの構造を採用した場合に比較して、半導体基板上に占める半導体素子一個当たりの占有面積を縮小することは可能である。通常、電力用半導体素子は大きな負荷を駆動するため、このような個々の半導体素子を複数個並列に接続して使用する。しかしながら、半導体素子における各半導体素子の占有面積の縮小に伴い、各半導体素子の間を接続したり、各半導体素子と外部回路との間を接続したりするための金属配線の形成領域も縮小することとなる。その結果、配線幅が縮小し配線抵抗が増大することとなるため、以下のような問題が生じるようになる。
すなわち、配線抵抗の影響により、本来は均一であるべき個々の半導体素子への印加電圧に不均一が生じる。これにより、半導体素子における特定の部分に電流が集中することとなるため、半導体素子の信頼性の劣化、配線の溶断寿命の劣化やエレクトロマイグレーション寿命の劣化といった問題が生じるおそれがある。このため、バイポーラトランジス
タと比較して２次降伏を起こし難いとされるＤＭＯＳＦＥＴにおいても、電流の局所集中による破壊の懸念がある。
本発明は、こうした実情に鑑みてなされたものであり、その目的は、複数の半導体素子が集積された半導体装置にあって、それら半導体素子における電流分布の偏りを好適に抑制することのできる半導体装置を提供することにある。
こうした目的を達成するため、請求項１に記載の発明では、半導体基板の上表面に延設されたトレンチ溝と、上記トレンチ溝の内部に埋め込まれた導電体と、上記トレンチ溝の側部における上記半導体基板の上表面に設けられた導電層と、を備えるとともに上記導電体および上記導電層の一方および他方をそれぞれソースおよびドレインとした半導体素子が複数併設された半導体装置において、上記半導体素子の形成領域全体の下方における上記半導体基板の内部に、上記半導体素子の形成領域の下方全体にわたる面状の配線層を上記導電体と接続された状態で埋込形成するようにした。
上記記構造では、半導体素子の形成領域の下方全体にわたる面状の配線層が、ソースあるいはドレインとされる導電体と接続された状態で半導体基板の内部に埋込形成されている。半導体装置を構成する各半導体素子に供給された電流は、導電層、配線層、および導電体といった経路、あるいは導電体、配線層、および導電層といった経路を通じて流れる。このとき、上記配線層が幅広の配線として機能するため、各半導体素子における配線抵抗が上述の従来の半導体装置に比較して低下することとなり、その配線抵抗のばらつきも好適に抑制されるようになる。このため、こうした配線抵抗のばらつきの抑制を通じて半導体素子における電流分布の偏りが抑制されるようになり、ひいては半導体装置の信頼性の向上が好適に図られるようになる。なお、「半導体素子の形成領域の下方全体にわたって」とは、上記配線層の形成範囲が半導体素子の形成領域に完全一致していることを意味するものではなく、上記配線層を、半導体素子の形成領域よりも狭い範囲内において、上記導電体と接続された状態で埋め込み形成するようにしても、半導体素子における電流分布の偏りを抑制することができる。また、配線層の一部に穴等が空いている状態であっても、同様に、半導体素子における電流分布の偏りを抑制することができる。
また、請求項１に記載の発明では、上記導電体および導電層をそれぞれ、上記半導体基板上に設けられた金属配線に接続し、且つ上記導電体の接続される金属配線を、上記導電層の接続される金属配線よりも配線幅が狭くなるように形成することが、半導体装置のさらなる小型化を図る点からも有効である。各半導体素子に供給された電流が上記配線層を通じて流れることから、各半導体素子の配線抵抗が低下する。この配線抵抗が低下した分だけ、各半導体素子の金属配線の配線幅を縮小して、同金属配線のピッチを狭くすることができる。これにより、半導体装置における半導体素子の集積度の向上を通じて半導体装置のさらなる小型化を図ることができるようになる。
また、請求項２に記載の発明では、半導体基板の上表面に延設されたトレンチ溝と、上記トレンチ溝の内部に埋め込まれたゲート電極と、さらにそのゲート電極の内側に埋め込まれた導電体と、上記トレンチ溝の側部における上記半導体基板の上表面に設けられた導電層と、を備えるとともに上記導電体および上記導電層の一方および他方をそれぞれソースおよびドレインとした半導体素子が複数併設された半導体装置において、上記半導体素子の形成領域全体の下方における上記半導体基板の内部に、上記半導体素子の形成領域の下方全体にわたる面状の配線層を上記導電体と接続された状態で埋込形成するようにした。
半導体装置としてこのような構造によっても、上記請求項１に記載の半導体装置と同様、各半導体素子に供給された電流が、幅広の配線として機能する上記配線層を通じて流れるため、半導体素子における電流分布の偏りを好適に抑制することができるようになる。しかも、上記構造の半導体装置では、半導体基板の上表面に延設されたトレンチ溝の内部にゲート電極が埋め込まれるとともに、導電体がそのゲート電極の内側に埋め込まれている。すなわち、請求項２に記載の半導体装置では、導電体あるいは導電層から供給された電流が半導体基板の深さ方向に沿って流れる構造となっている。このため、導電体あるいは導電層から供給された電流が半導体基板の表面に沿って流れる、上述のＬＤＭＯＳＦＥＴに比較して半導体装置における各半導体素子の形成領域を縮小することができるようになり、半導体装置のさらなる小型化を図ることができるようになる。
また、請求項２に記載の発明では、請求項１に記載の発明と同様に、上記導電体および導電層をそれぞれ、上記半導体基板上に設けられた金属配線に接続し、且つ上記導電体の接続される金属配線を、上記導電層の接続される金属配線よりも配線幅が狭くなるように形成した。
ところで、半導体装置により多くの半導体素子を集積するために通常は、上記トレンチ溝の内部にその延伸方向に沿って複数の半導体素子が形成されることとなる。こうした構造を有する半導体装置にあっては、半導体素子における電流分布の偏りが上記トレンチ溝の延伸方向においてより顕著に現れるようになる。この点、上記半導体素子の配列方向における上記配線層の長さに対する上記トレンチ溝の延伸方向における上記配線層の長さの比を１以下とすれば、上記トレンチ溝の延伸方向における配線層の幅が広くなる。このため、トレンチ溝の延伸方向における配線抵抗がより低下することとなり、半導体素子における電流分布の偏りを好適に抑制することができるようになる。
なお、請求項１〜３のいずれかに記載の半導体装置において、上記配線層を、上記半導体基板への不純物の拡散を通じて形成することが望ましい。このようにして配線層を形成すれば、半導体基板の熱膨張率と配線層の熱膨張率との差が縮小され、こうした熱膨張率の差に起因した欠陥等の発生が抑制されるようになる。これにより、半導体装置の製造にあたってその歩留りの向上が図られるようになる。
ちなみに、請求項２に記載の半導体装置は、例えば、半導体からなる支持基板の上表面に不純物拡散層を形成する工程と、上記不純物拡散層の形成された上記支持基板の上表面にエピタキシャル半導体層を形成する工程と、上記エピタキシャル半導体層の上表面にトレンチ溝を形成する工程と、上記トレンチ溝の内壁にゲート電極を埋込形成する工程と、上記ゲート電極の埋込形成された上記トレンチ溝の底面より上記不純物拡散層に達する溝を形成する工程と、上記トレンチ溝の上記ゲート電極の内側部分と上記形成された溝の内部とを通じて上記不純物拡散層に接続されるように導電体を埋込形成する工程と、上記トレンチ溝の側方における上記エピタキシャル半導体層の上表面に導電層を形成する工程と、上記導電体および導電層の一方および他方にソース電極およびドレイン電極を接続する工程と、を通じて製造することができる。
この製造方法では、まず半導体からなる支持基板の上表面に不純物拡散層が形成されるとともに、この支持基板の上表面に形成されたエピタキシャル半導体層が形成される。そして、このエピタキシャル半導体層の上表面に形成されたトレンチ溝の底面より上記不純物拡散層に達する溝の内部を通じて同不純物拡散層に接続されるように導電体が埋込形成される。これにより、上記支持基板および上記エピタキシャル半導体層からなる半導体基板の内部に上記配線層が形成される。また、上記トレンチ溝の内壁にゲート電極が埋込形成されるとともに、上記トレンチ溝の側方における上記エピタキシャル半導体層の上表面に形成された導電層および上記導電体の一方および他方にソース電極およびドレイン電極が接続される。
本発明の半導体装置によれば、複数の半導体素子が集積された半導体装置にあって、そ
れら半導体素子における電流分布の偏りを好適に抑制することのできる半導体装置を提供することができるようになる。
（第１の実施の形態）
以下、本発明にかかる半導体装置を具体化した第１の実施の形態について、図１〜１３を参照して説明する。
はじめに、図１を参照して、この実施の形態にかかる半導体装置の構造について詳述する。図１は、この半導体装置の素子断面構造とその図中Ａ−Ａ線に沿った平面断面構造とを併せ示したものである。
図１に示すように、本実施の形態にかかる半導体装置は、複数の半導体素子が、矩形枠状の素子分離拡散層４，６によって素子分離された構造となっている。そして、この素子分離拡散層４，６によって囲繞された領域が半導体素子の形成領域Ｓとされるとともに、この形成領域Ｓ内に二重拡散接合絶縁ゲート電界効果トランジスタ（以下、「ＤＭＯＳＦＥＴ」と記載）が複数併設されている。なお、本実施の形態にかかるＤＭＯＳＦＥＴは、電力用トランジスタ（パワートランジスタ）として構成されている。こうした電力用トランジスタでは一般に、その総ゲート長が数ミリと長いことから、各電力用トランジスタにおける配線抵抗が問題となる。そこで、図１中の上図に示すように、こうした電力用のＤＭＯＳＦＥＴが複数集積された半導体装置にあっては通常、ソースおよびドレインが交互に併設される構造、いわゆるマルチフィンガー構造が採用されている。このマルチフィンガー構造においては、一組のソースおよびドレインにて構成されるフィンガーが、これらソースおよびドレインの併設方向に数百本も並んで形成されることもある。ここでは、説明の便宜上、これら数百本のフィンガーのうち、４つのフィンガーのみに焦点をあてて、本実施の形態にかかるＤＭＯＳＦＥＴの構造について詳細に説明することとする。
図１中の下図にその断面構造を示すように、本実施の形態にかかるＤＭＯＳＦＥＴは、Ｐ型シリコン基板１の上表面にＮ型埋込拡散層３が積層されるとともに、このＮ型埋込拡散層３の上表面にＮ型エピタキシャルシリコン層５が積層された構造を有している。本実施の形態では、Ｐ型シリコン基板１およびＮ型エピタキシャルシリコン層５によって半導体基板が構成されている。すなわち、上記Ｎ型埋込拡散層３は、形成領域Ｓの下方における半導体基板の内部において、同形成領域Ｓの下方全体にわたって面状に形成されている。また、図１中の上図に示すように、このＮ型埋込拡散層３は、ＤＭＯＳＦＥＴの配列方向における長さに対する後述のトレンチ溝７Ａ，７Ｂの延伸方向における長さの比が「１」より小さくなるように形成されている。すなわち、Ｎ型埋込拡散層３において、ＤＭＯＳＦＥＴの配列方向における長さを「Ｌ」、トレンチ溝７Ａ，７Ｂの延伸方向における長さを「Ｗ」としたとき、両者の関係は、

Ｗ／Ｌ ＜ １

となる。なお、このＮ型埋込拡散層３の不純物濃度は、上記Ｎ型エピタキシャルシリコン層５よりも高くなるように設定されている。
一方、図１中の下図に示すように、上記Ｎ型エピタキシャルシリコン層５の上表面には、Ｐ型のボディ用拡散層１１およびＮ型のソース拡散層１０が順に積層されている。また、このＮ型エピタキシャルシリコン層５の上表面には、トレンチ溝７Ａ，７Ｂが並列に延設されるとともに、これらトレンチ溝７Ａ，７Ｂの内壁には、二酸化シリコン等からなる絶縁膜を介してゲート電極９Ａ，９Ｂがそれぞれ埋込形成されている。これらゲート電極９Ａ，９Ｂは、図１中の上図に示すように、トレンチ溝７Ａ，７Ｂのそれぞれの下端部に
て接合されるように形成されている。なお、図中に破線にて示すように、トレンチ溝７Ａ，７Ｂの下端部において接合された上記ゲート電極９Ａ，９Ｂの上方には、ゲート電極用の金属配線と接続された導電性のコンタクトプラグがそれぞれ配設されている。これらコンタクトプラグとゲート電極９Ａ，９Ｂとは電気的に接続されており、ゲート電極用の金属配線とゲート電極９Ａ，９Ｂとが電気的に接続されている。
また、図１中の下図に示すように、このＮ型エピタキシャルシリコン層５には、トレンチ溝７Ａ，７Ｂの底面より上記Ｎ型埋込拡散層３に達する溝１３Ａ，１３Ｂがそれぞれ形成されている。さらに、Ｎ型エピタキシャルシリコン層５には、これらトレンチ溝７Ａ，７Ｂの上記ゲート電極９Ａ，９Ｂの内側部分と上記溝１３Ａ，１３Ｂの内部とを通じて上記Ｎ型埋込拡散層３に接続されるようにドレイン引出電極１５Ａ，１５Ｂが埋め込み形成されている。
他方、上記Ｎ型エピタキシャルシリコン層５の上表面には、層間絶縁膜１６が積層されている。そして、この層間絶縁膜１６の内部には、上記ソース拡散層１０に接続されるコンタクトプラグ１７Ａ，１７Ｃ，１７Ｅ、および上記ドレイン引出電極１５Ａ，１５Ｂに接続されるコンタクトプラグ１７Ｂ，１７Ｄがそれぞれ埋め込み形成されている。層間絶縁膜１６の上表面には、これらコンタクトプラグ１７Ａ〜１７Ｅに接続される金属配線１８Ａ〜１８Ｅがそれぞれ形成されている。
このような構造を有するＤＭＯＳＦＥＴでは、金属配線１８Ｂ，１８Ｄと金属配線１８Ａ，１８Ｃ，１８Ｅとの間に電圧を印加するとともに、ゲート電極９Ａおよびゲート電極９Ｂの電圧制御を通じてトレンチ溝７Ａ，７Ｂの側壁に沿ったボディ用拡散層１１の内部にチャネルを形成すると、上記Ｎ型埋込拡散層３を通じて電流が流れるようになる。
詳しくは、金属配線１８Ａから注入されたキャリアは、ソース拡散層１０、ボディ用拡散層１１の内部においてトレンチ溝７Ａの図中左側の側壁近傍に形成されたチャネル、Ｎ型埋込拡散層３、ドレイン引出電極１５Ａ、コンタクトプラグ１７Ｂ、そして金属配線１８Ｂといった経路を通じて流れるようになる。また、金属配線１８Ｃから注入されたキャリアは、ソース拡散層１０の内部を流れた後、ボディ用拡散層１１の内部においてトレンチ溝７Ａの図中右側の側壁近傍に形成されたチャネルおよびボディ用拡散層１１の内部においてトレンチ溝７Ｂの図中左側の側壁近傍に形成されたチャネルのそれぞれを通じてＮ型埋込拡散層３に流れ込む。そして、この金属配線１８Ｃから注入されたキャリアは、Ｎ型埋込拡散層３から、ドレイン引出電極１５Ａ、コンタクトプラグ１７Ｂ、そして金属配線１８Ｂへと流れるとともに、同Ｎ型埋込拡散層３から、ドレイン引出電極１５Ｂ、コンタクトプラグ１７Ｄ、そして金属配線１８Ｄへと流れる。このように、ソース拡散層１０に電気的に接続された金属配線１８Ａ，１８Ｃ，１８Ｅから注入されたキャリアは、全て上記Ｎ型埋込拡散層３を通じて流れるようになる。このＮ型埋込拡散層３は、上述のように、ＤＭＯＳＦＥＴの形成領域Ｓの下方全体にわたって面状に形成されている。このため、各ＤＭＯＳＦＥＴにおける配線抵抗が従来の半導体装置に比較して低下することとなり、その配線抵抗のばらつきも好適に抑制されるようになる。その結果、ＤＭＯＳＦＥＴにおける電流分布の偏りが抑制され、半導体装置における特定の部分への電流集中が好適に抑制されるようになる。
次に図２〜１２を参照して、この実施の形態にかかる半導体装置の製造工程について説明する。図２〜１２は、この実施の形態にかかる半導体装置の断面構造を、その製造プロセスにしたがって模式的に示したものである。
１．まず、図２に示すように、Ｐ型のシリコン基板１を用意する。そして、このＰ型シリコン基板１の上面に熱酸化を施すことによって６０００Å程度の熱酸化膜２を形成する
。その後、フォトリソグラフィおよびウェットエッチングを通じて、上記長さ「Ｌ」×上記長さ「Ｗ」の表面積の熱酸化膜２を除去する。具体的には、まず、Ｐ型シリコン基板１の上面に感光性樹脂（フォトレジスト）を塗布する。続いて、上記フォトレジストとしてポジ型レジストを用いる場合には、上記長さ「Ｌ」×上記長さ「Ｗ」の領域のみが開口されたフォトマスクをＰ型シリコン基板１の上方に載置するとともに、同Ｐ型シリコン基板１の上方からこのフォトマスクを通じて紫外線やエキシマレーザ光線を照射して同フォトマスクのパターンを上記フォトレジストに転写する。そしてその後、現像を行なってＰ型シリコン基板１の上面にレジストパターンを形成する。さらに、Ｐ型シリコン基板１の上方から上記レジストパターンを介してエッチング液を吹き付けることにより、いわゆるウェットエッチングを行なう。これにより、熱酸化膜２のうち、同図２に破線にて示す領域のみが除去される。
２．次いで、図３に示すように、図中の矢印にて示す方向からアンチモンソース（Ｓｂ）を、上記１．の工程において除去された領域、すなわち熱酸化膜２によって囲繞されたＰ型シリコン基板１の上面にスピン塗布した後、１２５０℃程度の熱処理を施すことにより、シート抵抗が「２０Ω／□」程度となるＮ型埋込拡散層３を形成する。なお、このＮ型埋込拡散層３のシート抵抗の値は、熱処理の温度と時間によって決定される。
３．次いで、上記熱酸化膜２を除去した後、図４中に破線にて示すように、フォトリソグラフィを通じて、上記Ｎ型埋込拡散層３の上面を被覆するマスクを形成する。そして、同図４に示すように、図中の矢印の方向からＰ型シリコン基板１の上面にボロン（Ｂ）をイオン注入するとともに、熱処理による活性化を行なう。これにより、上記Ｎ型埋込拡散層３を囲繞する素子分離拡散層４が形成される。
４．次いで、図５に示すように、「１〜２Ω・ｃｍ」程度の比抵抗のＮ型エピタキシャルシリコン層５を「２μｍ」程度の膜厚で形成した後、上記３．の工程と同様、フォトリソグラフィを通じて上記Ｎ型埋込拡散層３の上方を被覆するマスクを形成する。そして、Ｎ型エピタキシャルシリコン層５の上面にボロン（Ｂ）をイオン注入するとともに、熱処理による活性化を行なう。これにより、上記素子分離拡散層４に達する素子分離拡散層６が形成されるとともに、これら素子分離拡散層４および素子分離拡散層６によって上記Ｎ型エピタキシャルシリコン層５が区画形成される。なおここでは、上記Ｎ型エピタキシャルシリコン層５の厚さが「２μｍ」程度もあることから、素子分離拡散層４のみでは素子分離が不完全となるおそれがあることに鑑みて、Ｎ型エピタキシャルシリコン層５の上面から下方に延伸するように素子分離拡散層６をさらに形成するようにしている。
５．次いで、図６に示すように、Ｎ型エピタキシャルシリコン層５の上表面に、フォトリソグラフィおよびエッチングを通じて、幅「１．５μｍ」、深さ「１μｍ」程度のトレンチ溝７Ａ，７Ｂを形成する。その後、Ｎ型エピタキシャルシリコン層５の上面に熱酸化を施して「１５０Å」程度のゲート絶縁膜８を形成する。なお本実施の形態では、上述のようにマルチフィンガー構造を採用しているため、実際にはフィンガーの数に相当する分だけのトレンチ溝を形成する必要がある。ただし、全てのトレンチ溝を図示すると説明が煩雑になることから、ここではそれらトレンチ溝のうちの２本のみを図示している。
６．次いで、「２０００Å」程度のポリシリコンをトレンチ溝７Ａ，７Ｂの内部に堆積させた後、ＰＯＣＬ３（オキシ塩化リン）等を用いた熱処理によってポリシリコンへ燐（Ｐ）のドーピングを行う。そしてその後、図７に示すように、ＲＩＥ（反応性イオンエッチング）による異方性エッチングを施すことによって、トレンチ溝７Ａの内壁にサイドウォール状のゲート電極９Ａを形成するとともに、トレンチ溝７Ｂの内壁に同じくサイドウォール状のゲート電極９Ｂを形成する。
７．次いで、ソース拡散層１０の上表面に形成した上記ゲート絶縁膜８を除去した後、図８に破線にて示すように、フォトリソグラフィを通じてトレンチ溝７Ａ，７Ｂの開口部を閉塞するレジストパターンを形成する。そして、同図８に示すように、このレジストパターンを介してＮ型エピタキシャルシリコン層５の上面に砒素（Ａｓ）をイオン注入するとともに、この砒素（Ａｓ）の注入された層よりも深い位置にボロン（Ｂ）をイオン注入する。その後、熱処理による活性化を行う。これにより、Ｎ型エピタキシャルシリコン層５には、Ｎ型のソース拡散層１０と同ソース拡散層１０の下層としてＰ型のボディ用拡散層１１がそれぞれ形成される。
８．次いで、図９に示すように、ＴＥＯＳ（テトラエトキシシラン）を用いたＬＰ−ＣＶＤ法などにより、Ｎ型エピタキシャルシリコン層５の上方から「１０００Å」程度の層間絶縁膜１２を堆積させる。すなわち、ソース拡散層１０の上面、ゲート電極９Ａ，９Ｂの表面、およびトレンチ溝７Ａ，７Ｂの底面に形成されたゲート絶縁膜８の上面にそれぞれ層間絶縁膜１２を形成する。その後、同図９中に破線にて示すように、フォトリソグラフィを通じて、トレンチ溝７Ａの内部においてゲート電極９Ａにより挟まれた領域、およびトレンチ溝７Ｂの内部においてゲート電極９Ｂにより挟まれた領域のそれぞれが外部に露出するレジストパターンを形成する。そして、このレジストパターンを介してエッチングを行うことにより、トレンチ溝７Ａ，７Ｂの底面をそれぞれ開口するとともに、これらトレンチ溝７Ａ，７Ｂの底面から上記Ｎ型埋込拡散層３に達する溝１３Ａ，１３Ｂを「１μｍ」程度の深さで形成する。これにより、ゲート電極９Ａ，９Ｂの埋込形成された上記トレンチ溝７Ａ，７Ｂの底面より上記Ｎ型埋込拡散層３に達する溝１３Ａ，１３Ｂが形成される。
９．次いで、図１０に示すように、同じくＴＥＯＳを用いたＬＰ−ＣＶＤ法などにより、Ｎ型エピタキシャルシリコン層５の上方から「１０００Å」程度の層間絶縁膜１４を堆積させる。すなわち、層間絶縁膜１２の上面、溝１３Ａ，１３Ｂの内壁、およびこれら溝１３Ａ，１３Ｂの底面にそれぞれ層間絶縁膜１２を形成する。その後、フォトリソグラフィを通じて溝１３Ａ，１３Ｂの底面のみが外部に露出するレジストパターンを形成するとともに、このレジストパターンを介したエッチングを行い、溝１３Ａ，１３Ｂの底面の上記層間絶縁膜１４をそれぞれ除去する。
１０．次いで、図１１に示すように、窒化チタン（ＴｉＮ）等のバリアメタルを形成した後、六フッ化タングステン（ＷＦ６）ガスを用いたＣＶＤ法を用いて、トレンチ溝７Ａ，７Ｂの内部および溝１３Ａ，１３Ｂの内部にそれぞれタングステン（Ｗ）を堆積させる。そして、フォトリソグラフィおよびエッチングを通じて、トレンチ溝７Ａのゲート電極９Ａの内側部分と溝１３Ａの内部にドレイン引出電極１５Ａを形成するとともに、トレンチ溝７Ｂのゲート電極９Ｂの内側部分と溝１３Ｂの内部にドレイン引出電極１５Ｂを形成する。これにより、トレンチ溝７Ａ，７Ｂのゲート電極９Ａ，９Ｂの内側部分と上記形成された溝１３Ａ，１３Ｂの内部とを通じて上記Ｎ型埋込拡散層３に接続されるドレイン引出電極１５Ａ，１５Ｂがそれぞれ形成されることとなる。
１１．次いで、図１２に示すように、ＨＤＰ−ＣＶＤなどの方法により、Ｎ型エピタキシャルシリコン層５の上方に層間絶縁膜１６を形成する。その後、この層間絶縁膜１６に、ソース拡散層１０およびドレイン引出電極１５Ａ，１５Ｂにそれぞれ達するコンタクトホールを形成する。そして、六フッ化タングステン（ＷＦ６）ガスを用いたＣＶＤ法を用いてこれらコンタクトホールの内部にタングステン（Ｗ）を堆積させるとともに、エッチバックを行ない、それぞれのコンタクトホールの内部にコンタクトプラグ１７Ａ〜１７Ｅを形成する。また、図中に破線にて示すように、スパッタ法を用いてトータル膜厚「５０００Å」程度のＴｉＮ／Ａｌ−Ｃｕ／ＴｉＮの積層膜を堆積させた後、フォトリソグラフィおよびエッチングを施すことによって、上記コンタクトプラグ１７Ａ〜１７Ｅにそれぞ
れ電気的に接続される金属配線１８Ａ〜１８Ｅを形成する。この金属配線１８Ａ〜１８Ｅの材料としては、本実施の形態にかかる半導体装置ではアルミニウム（Ａｌ）を採用している。以上の各工程を経ることによって、本実施の形態にかかる半導体装置の主要構造が完成する。
さて、このような構造を有する半導体装置において、例えば総ゲート幅を「１０００μｍ」とし、「１００本」のフィンガーを有するマルチフィンガー構造を採用した場合、ＤＭＯＳＦＥＴ単位当たりのゲート幅は、「１００μｍ」（総ゲート幅１０００μｍ／１００本）となる。ここで、ソースおよびドレインの金属配線１８Ａ〜１８Ｅの幅を「０．５μｍ」、アルミニウム（Ａｌ）のシート抵抗を「０．１Ω／□」とすると、各金属配線１８Ａ〜１８Ｅの配線抵抗は、「２０Ω」（Ａｌのシート抵抗０．１Ω／□×ＤＭＯＳＦＥＴ単位当たりのゲート幅１００μｍ／金属配線の幅０．５μｍ）となる。この各金属配線１８Ａ〜１８Ｅの配線抵抗は、上記Ｎ型埋込拡散層３を正方形に形成した場合、すなわち、半導体素子の配列方向における長さ「Ｌ」とトレンチ溝７Ａ，７Ｂの延伸方向における長さ「Ｗ」とが等しくなるように上記Ｎ型埋込拡散層３を形成した場合のその抵抗値とほぼ等しくなる。
その点、本実施の形態にかかる半導体装置では、上記Ｎ型埋込拡散層３が、上記長さ「Ｌ」と上記長さ「Ｗ」との関係が「Ｗ／Ｌ＜１」となるように形成されていることから、トレンチ溝７Ａ，７Ｂの延伸方向に対しては上記Ｎ型埋込拡散層３が幅広の配線として機能することとなる。このため、トレンチ溝７Ａ，７Ｂの延伸方向における抵抗値がより低くなり、各ＤＭＯＳＦＥＴにおける電流分布の偏りがより好適に抑制されるようになっている。
また、半導体装置として以上の構造を採用することにより、次のような優位性を得ることができるようになる。すなわち、図１３（ａ）に示すように、従来の半導体装置にあっては、金属配線の幅を「１．０μｍ」、これら金属配線の最小スペースルールを「０．５μｍ」とした場合、トランジスタの金属配線間のピッチは、「１．５μｍ」となる。これに対して、本実施の形態にかかる半導体装置によれば配線抵抗が低下するため、例えば金属配線の幅を「０．５μｍ」とすることも可能となり、金属配線間のピッチを「１．２５μｍ」とすることができるようにもなる。また、金属配線間のピッチを従来と同様にした場合には、ソース側の金属配線の幅を「１．２５μｍ」、ドレイン側の金属配線の幅を「０．７５μｍ」と拡大することで、電流分布の偏りをより抑制して半導体装置の信頼性のさらなる向上を図ることも可能となる。
なお、本実施の形態においては、ドレイン引出電極１５Ａ，１５Ｂが「導電体」に、ソース拡散層１０が「導電層」に、Ｎ型埋込拡散層３が「配線層」にそれぞれ相当する構成となっている。また、本実施の形態では、Ｎ型エピタキシャルシリコン層５が「エピタキシャル半導体層」に、金属配線１８Ｂ，１８Ｄが「ドレイン電極」に、金属配線１８Ａ，１８Ｃ，１８Ｅが「ソース電極」にそれぞれ相当する構成ともなっている。
以上説明したように、本実施の形態にかかる半導体装置によれば、以下のような効果を得ることができるようになる。
（１）Ｐ型シリコン基板１の上表面にＮ型埋込拡散層３を形成するとともにこのＮ型埋込拡散層３の上方にＮ型エピタキシャルシリコン層５を形成することにより、ＤＭＯＳＦＥＴの形成される形成領域Ｓの下方における半導体基板の内部に面状のＮ型埋込拡散層３を形成するようにした。そして、こうして形成されたＮ型埋込拡散層３に接続されるかたちで、Ｎ型エピタキシャルシリコン層５に形成したトレンチ溝７Ａ，７Ｂおよびこれらトレンチ溝７Ａ，７Ｂの底面と上記Ｎ型埋込拡散層３とを連通する溝１３Ａ，１３Ｂの内部に、ドレイン引出電極１５Ａ，１５Ｂをそれぞれ埋め込み形成するようにした。このよう
な構造のもとでは、ソース拡散層１０に電気的に接続された金属配線１８Ａ，１８Ｃ，１８Ｅから注入されたキャリアは、全て上記Ｎ型埋込拡散層３を通じて流れるようになる。このため、各ＤＭＯＳＦＥＴにおける配線抵抗が従来の半導体装置に比較して低下することとなり、その配線抵抗のばらつきも好適に抑制されるようになる。その結果、ＤＭＯＳＦＥＴにおける電流分布の偏りが抑制され、半導体装置における特定の部分への電流集中が好適に抑制されるようになるため、半導体装置の信頼性の向上が好適に図られるようになる。
（２）半導体基板の内部にＮ型埋込拡散層３を、ＤＭＯＳＦＥＴの配列方向における長さを「Ｌ」、トレンチ溝７Ａ，７Ｂの延伸方向における長さを「Ｗ」としたとき、両者の関係が「Ｗ／Ｌ＜１」となるように埋込形成した。これにより、トレンチ溝７Ａ，７Ｂの延伸方向に対しては上記Ｎ型埋込拡散層３が幅広の配線として機能するようになる。このため、トレンチ溝７Ａ，７Ｂの延伸方向における抵抗値がより低下することとなり、各ＤＭＯＳＦＥＴにおける電流分布の偏りがより好適に抑制されるようになる。
（３）ソース拡散層１０と金属配線１８Ａ，１８Ｃ，１８Ｅとをそれぞれ接続するコンタクトプラグ１７Ａ，１７Ｃ，１７Ｅ、およびドレイン引出電極１５Ａ，１５Ｂと金属配線１８Ｂ，１８Ｄとをそれぞれ接続するコンタクトプラグ１７Ｂ，１７Ｄを、金属であるタングステンにて形成するようにした。このため、半導体基板における配線抵抗がより低下することとなり、各ＤＭＯＳＦＥＴにおける電流分布の偏りがより好適に抑制されるようになる。
（第２の実施の形態）
次に、この発明にかかる半導体装置を具体化した第２の実施の形態について説明する。この実施の形態にかかる半導体装置も、その基本的な構造は先の第１の実施の形態の半導体装置に準じたものとなっている。ただし、本実施の形態にかかる半導体装置では、各ＤＭＯＳＦＥＴのトレンチ溝の内部に、Ｎ型埋込拡散層に接続されるソース用の引出電極を埋込形成するようにしている。こうした半導体装置について、図１４〜２５を参照しつつ説明する。なお、先の第１の実施の形態と同様あるいはそれに準じた構造については、その詳細な説明を割愛する。
本実施の形態にかかる半導体装置も、その一部断面構造を図１４に示すように、複数のＤＭＯＳＦＥＴが、矩形枠状の素子分離拡散層２４，２６によって素子分離された構造となっている。そして、この素子分離拡散層２４，２６によって囲繞された領域がＤＭＯＳＦＥＴの形成領域Ｓとなっており、この形成領域Ｓ内に、ＤＭＯＳＦＥＴが複数併設されている。なお、本実施の形態にかかる半導体装置においても、ソースおよびドレインが交互に併設される構造であるマルチフィンガー構造が採用されている。以下、先の第１の実施の形態と同様、こうしたマルチフィンガー構造における数百本のフィンガーのうち、４つのフィンガーに焦点をあてて、本実施の形態にかかるＤＭＯＳＦＥＴの構造について詳細に説明する。
図１４にその断面構造を示すように、このＤＭＯＳＦＥＴは、Ｐ型シリコン基板２１の上表面にボディ用拡散層３１、Ｎ型埋込拡散層２３、およびボディ用拡散層３１が順に積層されるとともに、このボディ用拡散層３１の上表面にＮ型エピタキシャルシリコン層２５が積層された構造を有している。本実施の形態においても、Ｐ型シリコン基板２１およびＮ型エピタキシャルシリコン層２５によって半導体基板が構成されている。そして、このＤＭＯＳＦＥＴにおいても、Ｎ型埋込拡散層２３は、各ＤＭＯＳＦＥＴの形成領域Ｓの下方における半導体基板の内部において、同形成領域Ｓの下方全体にわたって面状に形成されている。また、このＮ型埋込拡散層２３は、ＤＭＯＳＦＥＴの配列方向における長さに対する後述のトレンチ溝２７Ａ，２７Ｂの延伸方向における長さの比が「１」より小さ
くなるように形成されている。すなわち、Ｎ型埋込拡散層２３において、ＤＭＯＳＦＥＴの配列方向における長さを「Ｌ」、トレンチ溝７Ａ，７Ｂの延伸方向における長さを「Ｗ」としたとき、両者の関係は、「Ｗ／Ｌ＜１」となる。なお、このＮ型埋込拡散層２３の不純物濃度は、上記Ｎ型エピタキシャルシリコン層２５よりも高くなるように設定されている。
一方、上記Ｎ型エピタキシャルシリコン層２５の上表面には、Ｎ型のドレイン拡散層３０が形成されている。また、このＮ型エピタキシャルシリコン層２５の上表面には、上記Ｎ型埋込拡散層２３に達するトレンチ溝２７Ａ，２７Ｂが並列に延設されるとともに、これらトレンチ溝２７Ａ，２７Ｂの内壁には、二酸化シリコン等からなる絶縁膜を介してゲート電極２９Ａ，２９Ｂがそれぞれ埋込形成されている。また、このトレンチ溝２７Ａ，２７Ｂの底面には、上記Ｎ型埋込拡散層２３を貫通しない程度の深さで溝３３Ａ，３３Ｂがそれぞれ形成されている。さらに、この半導体基板には、これらトレンチ溝２７Ａ，２７Ｂの上記ゲート電極２９Ａ，２９Ｂの内側部分と上記溝３３Ａ，３３Ｂの内部とを通じて上記Ｎ型埋込拡散層２３に接続されるようにソース引出電極３５Ａ，３５Ｂが埋め込み形成されている。
他方、上記Ｎ型エピタキシャルシリコン層２５の上表面には、層間絶縁膜３６が積層されている。そして、この層間絶縁膜３６の内部には、上記ドレイン拡散層３０に接続されるコンタクトプラグ３７Ａ，３７Ｃ，３７Ｅ、および上記ソース引出電極３５Ａ，３５Ｂに接続されるコンタクトプラグ３７Ｂ，３７Ｄがそれぞれ埋め込み形成されている。層間絶縁膜３６の上表面には、これらコンタクトプラグ３７Ａ〜３７Ｅに接続される金属配線３８Ａ〜３８Ｅがそれぞれ形成されている。
このような構造を有するＤＭＯＳＦＥＴにあっても、金属配線３８Ｂ，３８Ｄと金属配線３８Ａ，３８Ｃ，３８Ｅとの間に電圧を印加するとともに、ゲート電極２９Ａ，２９Ｂの電圧制御を通じてトレンチ溝２７Ａ，２７Ｂの側壁に沿ったボディ用拡散層３１の内部にチャネルを形成すると、上記Ｎ型埋込拡散層２３を通じて電流が流れるようになる。
詳しくは、金属配線３８Ｂから注入されたキャリアは、ソース引出電極３５Ａ、Ｎ型埋込拡散層２３、ボディ用拡散層３１の内部においてトレンチ溝２７Ａの図中左側の側壁近傍に形成されたチャネル、Ｎ型エピタキシャルシリコン層２５、ドレイン拡散層３０、コンタクトプラグ３７Ａ、そして金属配線３８Ａといった経路を通じて流れる。そして、この金属配線３８Ｂから注入されたキャリアは、Ｎ型埋込拡散層２３から、ボディ用拡散層３１の内部においてトレンチ溝２７Ａの図中右側の側壁近傍に形成されたチャネル、Ｎ型エピタキシャルシリコン層２５、ドレイン拡散層３０、コンタクトプラグ３７Ｃ、そして金属配線３８Ｃといった経路を通じても流れる。また同様に、金属配線３８Ｄから注入されたキャリアは、ソース引出電極３５Ｂ、Ｎ型埋込拡散層２３、ボディ用拡散層３１の内部においてトレンチ溝２７Ｂの図中左側の側壁近傍に形成されたチャネル、Ｎ型エピタキシャルシリコン層２５、ドレイン拡散層３０、コンタクトプラグ３７Ｃ、そして金属配線３８Ｃといった経路を通じて流れる。そして、この金属配線３８Ｄから注入されたキャリアは、Ｎ型埋込拡散層２３から、ボディ用拡散層３１の内部においてトレンチ溝２７Ｂの図中右側の側壁近傍に形成されたチャネル、Ｎ型エピタキシャルシリコン層２５、ドレイン拡散層３０、コンタクトプラグ３７Ｅ、そして金属配線３８Ｅといった経路を通じても流れる。
このように、ソース引出電極３５Ａ，３５Ｂに電気的に接続された金属配線３８Ｂ，３８Ｄから注入されたキャリアは、全て上記Ｎ型埋込拡散層２３を通じて流れるようになる。このＮ型埋込拡散層２３は、上述のように、ＤＭＯＳＦＥＴの形成領域Ｓの下方全体にわたって面状に形成されている。このため、各ＤＭＯＳＦＥＴにおける配線抵抗が従来の
半導体装置に比較して低下することとなり、その配線抵抗のばらつきも好適に抑制されるようになる。その結果、ＤＭＯＳＦＥＴにおける電流分布の偏りが抑制され、半導体装置における特定の部分への電流集中が好適に抑制されるようになる。
次に図１５〜２４を参照して、この実施の形態にかかる半導体装置の製造工程について説明する。図１５〜２４は、この実施の形態にかかる半導体装置の断面構造を、その製造プロセスにしたがって模式的に示したものである。
１．まず、図１５に示すように、Ｐ型のシリコン基板２１を用意する。そして、このＰ型シリコン基板２１の上面に熱酸化を施すことによって６０００Å程度の熱酸化膜２２を形成する。その後、同図２に破線にて示すように、フォトリソグラフィおよびウェットエッチングを通じて、上記長さ「Ｌ」×上記長さ「Ｗ」の表面積の熱酸化膜２２を除去する。
２．次いで、図１６に示すように、図中の矢印にて示す方向からアンチモンソース（Ｓｂ）を、上記１．の工程において除去された領域、すなわち熱酸化膜２２によって囲繞されたＰ型シリコン基板２１の上面にスピン塗布した後、１２５０℃程度の熱処理を施すことにより、シート抵抗が「２０Ω／□」程度となるＮ型埋込拡散層２３を形成する。なお、先の第１の実施の形態と同様、このＮ型埋込拡散層２３のシート抵抗の値は、熱処理の温度と時間によって決定される。
３．次いで、上記熱酸化膜２２を除去した後、フォトリソグラフィを通じて、上記Ｎ型埋込拡散層２３の上面のみが開口するマスクを形成する。そして、図１７中の矢印の方向からボロン（Ｂ）をイオン注入する。続いて、フォトリソグラフィを通じて、上記Ｎ型埋込拡散層２３の上面を被覆するマスクを形成した後、Ｐ型シリコン基板２１の上面に同じく図中の矢印の方向からボロン（Ｂ）をイオン注入する。その後、このＰ型シリコン基板２１の内部に注入されたボロン（Ｂ）に対して熱処理による活性化を行なう。これにより、Ｐ型のボディ用拡散層３１が形成されるとともに、上記Ｎ型埋込拡散層２３を囲繞する素子分離拡散層２４が形成される。
４．次いで、図１８に示すように、「１〜２Ω・ｃｍ」程度の比抵抗のＮ型エピタキシャルシリコン層２５を「２μｍ」程度の膜厚で形成した後、上記３．の工程と同様、フォトリソグラフィを通じて上記Ｎ型埋込拡散層２３の上方を被覆するマスクを形成する。そして、Ｎ型エピタキシャルシリコン層２５の上面にボロン（Ｂ）をイオン注入するとともに、熱処理による活性化を行なう。これにより、上記素子分離拡散層２４に達する素子分離拡散層２６が形成されるとともに、これら素子分離拡散層２４および素子分離拡散層２６によって上記Ｎ型エピタキシャルシリコン層２５が区画形成される。
５．次いで、図１９に示すように、Ｎ型エピタキシャルシリコン層２５の上表面に、フォトリソグラフィおよびエッチングを通じて、上記Ｎ型埋込拡散層２３に達する幅「２．０μｍ」、深さ「２．０μｍ」程度のトレンチ溝２７Ａ，２７Ｂを形成する。その後、Ｎ型エピタキシャルシリコン層２５の上面に熱酸化を施して「１５０Å」程度のゲート絶縁膜２８を形成する。なお、先の第１の実施の形態と同様、実際にはフィンガー数に相当するだけのトレンチ溝を形成する必要があるが、全てのトレンチ溝を図示すると説明が煩雑になることから、ここでもそれらトレンチ溝のうちの２本のみを図示している。
６．次いで、「２０００Å」程度のポリシリコンをトレンチ溝２７Ａ，２７Ｂの内部に堆積させた後、ＰＯＣＬ３（オキシ塩化リン）等を用いた熱処理によってポリシリコンへ燐（Ｐ）のドーピングを行う。そしてその後、図２０に示すように、ＲＩＥ（反応性イオンエッチング）による異方性エッチングを施すことによって、トレンチ溝２７Ａの内壁に
サイドウォール状のゲート電極２９Ａを形成するとともに、トレンチ溝２７Ｂの内壁に同じくサイドウォール状のゲート電極２９Ｂを形成する。
７．次いで、Ｎ型エピタキシャルシリコン層２５の上表面に形成した上記ゲート絶縁膜２８を除去した後、図２１に破線にて示すように、フォトリソグラフィを通じてトレンチ溝２７Ａ，２７Ｂの開口部を閉塞するレジストパターンを形成する。そして、このレジストパターンを介してＮ型エピタキシャルシリコン層２５の上面に砒素（Ａｓ）をイオン注入するとともに、熱処理による活性化を行う。これにより、Ｎ型エピタキシャルシリコン層２５の上表面には、Ｎ型のドレイン拡散層３０が形成される。
８．次いで、図２２に示すように、ＴＥＯＳ（テトラエトキシシラン）を用いたＬＰ−ＣＶＤ法などにより、Ｎ型エピタキシャルシリコン層２５の上方から「１０００Å」程度の層間絶縁膜３２を堆積させる。すなわち、ドレイン拡散層３０の上面、ゲート電極２９Ａ，２９Ｂの表面、およびトレンチ溝２７Ａ，２７Ｂの底面に形成されたゲート絶縁膜２８の上面にそれぞれ層間絶縁膜３２を形成する。その後、同図２２中に破線にて示すように、フォトリソグラフィを通じて、トレンチ溝２７Ａの内部においてゲート電極２９Ａにより挟まれた領域、およびトレンチ溝２７Ｂの内部においてゲート電極２９Ｂにより挟まれた領域のそれぞれが外部に露出するレジストパターンを形成する。そして、このレジストパターンを介してエッチングを行うことにより、トレンチ溝２７Ａ，２７Ｂの底面をそれぞれ開口するとともに、これらトレンチ溝２７Ａ，２７Ｂの底面から上記Ｎ型埋込拡散層２３を貫通しない程度の深さで溝３３Ａ，３３Ｂをそれぞれ形成する。これにより、ゲート電極２９Ａ，２９Ｂの埋込形成された上記トレンチ溝２７Ａ，２７Ｂの底面より上記Ｎ型埋込拡散層２３に達する溝３３Ａ，３３Ｂが形成される。
９．次いで、図２３に示すように、窒化チタン（ＴｉＮ）等のバリアメタルを形成した後、六フッ化タングステン（ＷＦ６）ガスを用いたＣＶＤ法を用いて、トレンチ溝２７Ａ，２７Ｂの内部および溝３３Ａ，３３Ｂの内部にそれぞれタングステン（Ｗ）を堆積させる。そして、フォトリソグラフィおよびエッチングを通じて、トレンチ溝２７Ａのゲート電極２９Ａの内側部分と溝３３Ａの内部にソース引出電極３５Ａを形成するとともに、トレンチ溝２７Ｂのゲート電極２９Ｂの内側部分と溝３３Ｂの内部にソース引出電極３５Ｂを形成する。これにより、トレンチ溝２７Ａ，２７Ｂのゲート電極２９Ａ，２９Ｂの内側部分と上記形成された溝３３Ａ，３３Ｂの内部とを通じて上記Ｎ型埋込拡散層２３に接続されるソース引出電極３５Ａ，３５Ｂがそれぞれ形成される。
１０．次いで、図２４に示すように、ＨＤＰ−ＣＶＤなどの方法により、Ｎ型エピタキシャルシリコン層２５の上方に層間絶縁膜３６を形成する。その後、この層間絶縁膜３６に、ドレイン拡散層３０およびソース引出電極３５Ａ，３５Ｂにそれぞれ達するコンタクトホールを形成する。そして、六フッ化タングステン（ＷＦ６）ガスを用いたＣＶＤ法を用いてこれらコンタクトホールの内部にタングステン（Ｗ）を堆積させるとともに、エッチバックを行ない、それぞれのコンタクトホールの内部にコンタクトプラグ３７Ａ〜３７Ｅを形成する。また、図中に破線にて示すように、スパッタ法を用いてトータル膜厚「５０００Å」程度のＴｉＮ／Ａｌ−Ｃｕ／ＴｉＮの積層膜を堆積させた後、フォトリソグラフィおよびエッチングを施すことによって、上記コンタクトプラグ３７Ａ〜３７Ｅにそれぞれ電気的に接続される金属配線３８Ａ〜３８Ｅを形成する。この金属配線３８Ａ〜３８Ｅの材料としては、本実施の形態にかかる半導体装置においてもアルミニウム（Ａｌ）を採用している。以上の各工程を経ることによって、本実施の形態にかかる半導体装置の主要構造が完成する。
ところで実使用上の問題として、上記構造を有するＤＭＯＳＦＥＴでは、Ｎ型エピタキシャルシリコン層２５、Ｐ型のボディ用拡散層３１、およびＮ型埋込拡散層２３によって
寄生バイポーラトランジスタが形成される。このため、半導体装置周囲のノイズ環境等によっては、各ＤＭＯＳＦＥＴの動作が不安定になるおそれがある。そこで、図２５に示すように、Ｎ型埋込拡散層２３の一部に連通口４０（例えば５μｍ□）を形成することが望ましい。半導体装置としてこのような構造によれば、Ｎ型埋込拡散層２３の上面のボディ用拡散層３１が上記連通口４０を通じてＰ型シリコン基板２１に電気的に接続されるようになる。すなわち、上記寄生バイポーラトランジスタのベース電位がＰ型シリコン基板２１の基板電位に固定される。このため、上記寄生バイポーラトランジスタのベース電位の変動が抑制されることとなり、その結果、ＤＭＯＳＦＥＴの動作の安定化が図られるようになる。
以上説明したように、本実施の形態にかかる半導体装置によれば、以下のような効果が得られるようになる。
（４）Ｐ型シリコン基板２１の上表面にボディ用拡散層３１、Ｎ型埋込拡散層３、およびボディ用拡散層３１を順に積層するとともにこのボディ用拡散層３１の上方にＮ型エピタキシャルシリコン層２５を形成することにより、ＤＭＯＳＦＥＴの形成される形成領域Ｓの下方における半導体基板の内部に面状のＮ型埋込拡散層２３を形成するようにした。そして、こうして形成されたＮ型埋込拡散層２３に接続されるかたちで、Ｎ型エピタキシャルシリコン層２５に形成したトレンチ溝２７Ａ，２７Ｂおよびこれらトレンチ溝２７Ａ，２７Ｂの底面と上記Ｎ型埋込拡散層３とを連通する溝３３Ａ，３３Ｂの内部に、ソース引出電極３５Ａ，３５Ｂをそれぞれ埋め込み形成するようにした。このような構造のもとでは、ソース引出電極３５Ａ，３５Ｂに電気的に接続された金属配線３８Ｂ，３８Ｄから注入されたキャリアは、全て上記Ｎ型埋込拡散層２３を通じて流れるようになる。すなわち、半導体装置としてこのような構造によっても、先の第１の実施の形態と同様、各ＤＭＯＳＦＥＴにおける配線抵抗が従来の半導体装置に比較して低下することとなり、その配線抵抗のばらつきも好適に抑制されるようになる。その結果、ＤＭＯＳＦＥＴにおける電流分布の偏りが抑制され、半導体装置における特定の部分への電流集中が好適に抑制されるようになるため、半導体装置の信頼性の向上が好適に図られるようになる。
（５）半導体装置周囲のノイズ環境等によって、各ＤＭＯＳＦＥＴの動作が不安定になるおそれがある場合には、Ｎ型埋込拡散層２３の一部に連通口４０を形成することにより、各ＤＭＯＳＦＥＴに発生する寄生バイポーラトランジスタのベース電位をＰ型シリコン基板２１の基板電位に固定することができるようになる。これにより、上記寄生バイポーラトランジスタのベース電位の変動が抑制されるようになるため、ＤＭＯＳＦＥＴの動作の安定化を図ることができるようになる。
（第３の実施の形態）
次に、この発明にかかる半導体装置を具体化した第３の実施の形態について、図２６を参照しつつ説明する。この実施の形態にかかる半導体装置も、その基本的な構造は先の第２の実施の形態にかかる半導体装置の構造に準じたものとなっている。
図２６に示すように、本実施の形態にかかる半導体装置では、図中左側の低耐圧のＤＭＯＳＦＥＴと図中右側の高耐圧のＤＭＯＳＦＥＴとが混在した状態で形成されている。このうち、低耐圧側のＤＭＯＳＦＥＴの構造は、先の第２の実施の形態にかかるＤＭＯＳＦＥＴの構造と基本的には同一であるため、ここではその詳細な説明を割愛する。以下、高耐圧側のＤＭＯＳＦＥＴについて説明する。
この半導体装置では、Ｎ型エピタキシャルシリコン層２５の上面に、ＬＯＣＯＳ（local oxidation of silicon）５０が形成されている。そして、ＬＯＣＯＳ５０、素子分離拡散層２４，２６によって素子分離がなされている。
また、Ｎ型エピタキシャルシリコン層２５において、高耐圧側のＤＭＯＳＦＥＴの形成される領域には、これらＬＯＣＯＳ５０の間にＬＯＣＯＳ５１ＡおよびＬＯＣＯＳ５１Ｂが並列に延設されている。このうちＬＯＣＯＳ５１Ａの中央部分には、Ｎ型埋込拡散層２３に達するトレンチ溝２７Ｃが、同ＬＯＣＯＳ５１Ａにより囲繞されるように形成されている。また、ＬＯＣＯＳ５１Ｂの中央部分には、同じくＮ型埋込拡散層２３に達するトレンチ溝２７Ｄが、同ＬＯＣＯＳ５１Ｂにより囲繞されるように形成されている。すなわち、高耐圧側のＤＭＯＳＦＥＴが形成されるＮ型エピタキシャルシリコン層２５上には、トレンチ溝２７Ｃ，２７Ｄの開口部を囲繞するようにＬＯＣＯＳ５１Ａ，５１Ｂがそれぞれ形成されている。
そして、先の第２の実施の形態と同様、これらトレンチ溝２７Ｃ，２７Ｄの内壁には、二酸化シリコン等からなる絶縁膜を介してゲート電極２９Ｃ，２９Ｄがそれぞれ埋込形成されている。また、これらトレンチ溝２７Ｃ，２７Ｄの底面には、上記Ｎ型埋込拡散層２３を貫通しない程度の深さで溝３３Ｃ，３３Ｄがそれぞれ形成されている。さらに、この半導体基板には、これらトレンチ溝２７Ｃ，２７Ｄの上記ゲート電極２９Ｃ，２９Ｄの内側部分と上記溝３３Ｃ，３３Ｄの内部とを通じて上記Ｎ型埋込拡散層２３に接続されるようにソース引出電極３５Ｃ，３５Ｄが埋め込み形成されている。
また、層間絶縁膜３６の内部には、高耐圧側のＤＭＯＳＦＥＴの形成される領域のドレイン拡散層３０に接続されるコンタクトプラグ３７Ｆ，３７Ｈ，３７Ｊ、およびソース引出電極３５Ｃ，３５Ｄに接続されるコンタクトプラグ３７Ｇ，３７Ｉがそれぞれ埋め込み形成されている。この層間絶縁膜３６の上表面には、これらコンタクトプラグ３７Ｆ〜３７Ｊに接続される金属配線３８Ｆ〜３８Ｊがそれぞれ形成されている。
このような構造を有する高耐圧側のＤＭＯＳＦＥＴにあっては、注入されたキャリアがＬＯＣＯＳ５１ＡやＬＯＣＯＳ５１Ｂの縁に沿って流れるようになるため、ボディ用拡散層３１からドレイン拡散層３０までのキャリア経路が、低耐圧側のＤＭＯＳＦＥＴに比較して長くなる。これにより、ＤＭＯＳＦＥＴの高耐圧化が図られる。
さらに、こうした構造のＤＭＯＳＦＥＴによれば、ＬＯＣＯＳ５１Ａ，５１Ｂの半導体基板の表面に沿った長さ（幅）を変えることにより、ボディ用拡散層３１からドレイン拡散層３０までのキャリア経路の長さ、すなわち、ドリフト層の距離を変えることができる。このため、Ｎ型エピタキシャルシリコン層２５の厚みが同一でありながらも、ＬＯＣＯＳ５１Ａ，５１Ｂの幅を変えることによって任意の耐圧のＤＭＯＳＦＥＴを形成することができるようになり、ひいては耐圧の異なるＤＭＯＳＦＥＴを同一半導体基板上に混載することができるようになる。
以上説明したように、本実施の形態にかかる半導体装置によれば、以下のような効果を得ることができるようになる。
（６）Ｎ型エピタキシャルシリコン層２５の上表面にＬＯＣＯＳ５１Ａ，５１Ｂを形成しておき、これらＬＯＣＯＳ５１Ａ，５１Ｂの中央部分にそれぞれトレンチ溝２７Ｃ，２７Ｄを形成するようにした。そして、高耐圧側のＤＭＯＳＦＥＴの形成される領域にあっては、トレンチ溝２７Ｃ，２７Ｄの開口部がＬＯＣＯＳ５１Ａ，５１Ｂによってそれぞれ囲繞されるようにした。このような構造により、注入されたキャリアがＬＯＣＯＳ５１ＡやＬＯＣＯＳ５１Ｂの縁に沿って流れるようになるため、ボディ用拡散層３１からドレイン拡散層３０までのキャリア経路が長くなり、ＤＭＯＳＦＥＴの耐圧の向上が図られるようになる。また、このＬＯＣＯＳ５１Ａ，５１Ｂの半導体基板の表面に沿った長さ（幅）を変えることにより、ドリフト層の距離を変えることができるようになる。このため、Ｎ型エピタキシャルシリコン層２５の厚みが同一でありながらも、ＬＯＣＯＳ５１Ａ，５１Ｂの幅を変えることによって任意の耐圧のＤＭＯＳＦＥＴを形成することができるように
なり、ひいては耐圧の異なるＤＭＯＳＦＥＴを同一半導体基板上に混載することができるようになる。
（第４の実施の形態）
次に、この発明にかかる半導体装置を具体化した第４の実施の形態について説明する。この実施の形態にかかる半導体装置も、その基本的な構造は先の第１の実施の形態の半導体装置に準じたものとなっている。ただし、本実施の形態にかかる半導体装置では、Ｎ型エピタキシャルシリコン層５に対するソース拡散層１０およびボディ用拡散層１１の形成後にトレンチ溝７Ａ，７Ｂを形成することにより、半導体装置としての信頼性の向上を図っている。こうした半導体装置について、図２７〜３０を参照しつつ説明する。なお、先の第１の実施の形態と同様あるいはそれに準じた構造については、その詳細な説明を割愛する。
先の第１の実施の形態において例示した半導体装置の製造プロセスでは、５．の工程においてトレンチ溝７Ａ，７Ｂの形成およびゲート絶縁膜８の形成を行った後、７．の工程においてレジストパターンを介した砒素（Ａｓ）およびボロン（Ｂ）のイオン注入を通じてソース拡散層１０とボディ用拡散層１１とをそれぞれ形成するようにした。こうした製造プロセスにより半導体装置を製造する場合には、上記７．の工程においてレジストパターンの位置合わせにずれが生じると、ゲート絶縁膜８にも砒素（Ａｓ）やボロン（Ｂ）がイオン注入されることから、ゲート絶縁膜８の性能劣化に起因して半導体装置の信頼性の低下を招いてしまう懸念がある。そこで、ゲート絶縁膜８を完全に覆うような形状にレジストパターンを形成することも考えられるが、この場合、Ｎ型エピタキシャルシリコン層５とトレンチ溝７Ａ，７Ｂとの境界近傍において砒素（Ａｓ）やボロン（Ｂ）のイオン注入が不完全となってしまい、セルフアライメントが有効に機能しないおそれがある。
本実施の形態にかかる半導体装置は、半導体からなる支持基板の上表面に不純物拡散層を形成する工程と、上記不純物拡散層の形成された上記支持基板の上表面にエピタキシャル半導体層を形成する工程と、上記エピタキシャル半導体層へのイオン注入によりソース拡散層およびボディ用拡散層を形成する工程と、上記エピタキシャル半導体層の上表面にトレンチ溝を形成する工程と、上記トレンチ溝の内壁にゲート絶縁膜を形成する工程と、上記トレンチ溝の内壁にゲート電極を埋込形成する工程と、上記ゲート電極の埋込形成された上記トレンチ溝の底面より上記不純物拡散層に達する溝を形成する工程と、上記トレンチ溝の上記ゲート電極の内側部分と上記形成された溝の内部とを通じて上記不純物拡散層に接続されるように導電体を埋込形成する工程と、上記トレンチ溝の側方における上記エピタキシャル半導体層の上表面に導電層を形成する工程と、上記導電体および導電層の一方および他方にソース電極およびドレイン電極を接続する工程と、を通じて製造することができる。
この製造方法では、まず半導体からなる支持基板の上表面に不純物拡散層が形成されるとともに、この支持基板の上表面にエピタキシャル半導体層が形成される。その後、エピタキシャル半導体層にソース拡散層とボディ用拡散層とが形成され、さらにエピタキシャル半導体層の上表面にトレンチ溝が形成される。また、このトレンチ溝の内壁にゲート絶縁膜が形成される。すなわち、この製造方法によれば、エピタキシャル半導体層にソース拡散層とボディ用拡散層とを形成すべくイオン注入が行われた後、トレンチ溝の内壁にゲート絶縁膜が形成される。このため、ゲート絶縁膜に不純物イオンが注入されることはなく、半導体装置としての信頼性の向上が好適に図られるようになる。なお、その後、このエピタキシャル半導体層の上表面に形成されたトレンチ溝の底面より上記不純物拡散層に達する溝の内部を通じて同不純物拡散層に接続されるように導電体が埋込形成される。これにより、上記支持基板および上記エピタキシャル半導体層からなる半導体基板の内部に上記配線層が形成される。また、上記トレンチ溝の内壁にゲート電極が埋込形成されると
ともに、上記トレンチ溝の側方における上記エピタキシャル半導体層の上表面に形成された導電層および上記導電体の一方および他方にソース電極およびドレイン電極が接続される。
ここで、こうした半導体装置の具体的な製造工程について説明する。本実施の形態にかかる半導体装置は、先の第１の実施の形態にかかる半導体装置の製造プロセスとして例示した１．〜４．の各工程と、以下に示す５．〜７．の各工程と、さらに同製造プロセスとして例示した８．〜１１．の各工程とを通じて製造される。すなわち、本実施の形態にかかる半導体装置は、先の第１の実施の形態にかかる半導体装置の製造プロセスのうちの５．〜７．の各工程を、以下に示す５．〜７．の各工程と入れ替えることにより製造することができる。ここでは、本実施の形態にかかる半導体装置の製造プロセスのうち、先の第１の実施の形態と同様の１．〜４．の各工程および８．〜１１．の各工程についてはその詳細な説明を割愛することとし、５．〜７．の各工程についてのみ詳細に説明する。
５．先の第１の実施の形態にて示した１．〜４．の各工程を経た後、図２７に示すように、ＴＥＯＳ（テトラエトキシシラン）を用いたＬＰ−ＣＶＤ法などで１０００Å程度の層間絶縁膜１２ａを堆積させる。そして、この層間絶縁膜１２ａを介してＮ型エピタキシャルシリコン層５に砒素（Ａｓ）をイオン注入するとともに、この砒素（Ａｓ）の注入された層よりも深い位置にボロン（Ｂ）をイオン注入する。その後、熱処理による活性化を行う。これにより、図２８に示すように、Ｎ型エピタキシャルシリコン層５には、Ｎ型のソース拡散層１０と同ソース拡散層１０の下層としてＰ型のボディ用拡散層１１がそれぞれ形成される。
６．次いで、図２９に示すように、Ｎ型エピタキシャルシリコン層５の上表面部分に、フォトリソグラフィおよびエッチングを通じて、幅「１．５μｍ」、深さ「１μｍ」程度のトレンチ溝７Ａ，７Ｂを形成する。その後、Ｐ型シリコン基板１やＮ型エピタキシャルシリコン層５等からなるシリコン基板の表面に熱酸化を施して「１５０Å」程度のゲート絶縁膜８を形成する。なお、ゲート絶縁膜８の形成によりソース拡散層１０の表面プロファイルが劣化するおそれがある場合には、ゲート絶縁膜８を形成する前に、ソース拡散層１０の表面に酸化膜を別途、形成しておくことが望ましい。
７．次いで、「２０００Å」程度のポリシリコンをトレンチ溝７Ａ，７Ｂの内部に堆積させた後、ＰＯＣＬ３（オキシ塩化リン）等を用いた熱処理によってポリシリコンへ燐（Ｐ）のドーピングを行う。そしてその後、図３０に示すように、ＲＩＥ（反応性イオンエッチング）による異方性エッチングを施すことによって、トレンチ溝７Ａの内壁にサイドウォール状のゲート電極９Ａを形成するとともに、トレンチ溝７Ｂの内壁に同じくサイドウォール状のゲート電極９Ｂを形成する。
なおその後、先の第１の実施の形態にかかる半導体装置の製造プロセスにおける８．〜１１．の各工程を経ることによって本実施の形態にかかる半導体装置の主要構造が完成する。
以上説明したように、本実施の形態にかかる半導体装置によれば、以下のような効果を得ることができるようになる。
（７）Ｎ型エピタキシャルシリコン層５にソース拡散層１０とボディ用拡散層１１とを形成した後、Ｎ型エピタキシャルシリコン層５の上表面部分にトレンチ溝７Ａ，７Ｂを形成するようにした。そして、このトレンチ溝７Ａ，７Ｂの内壁にゲート絶縁膜８を形成するようにした。すなわち、Ｎ型エピタキシャルシリコン層５にソース拡散層１０とボディ用拡散層１１とを形成すべくイオン注入を行った後、トレンチ溝７Ａ，７Ｂの内壁にゲート絶縁膜８を形成するようにした。このため、ゲート絶縁膜８に不純物イオンが注入され
ることはなく、ゲート絶縁膜８の性能劣化が防止されることとなり、ひいては半導体装置としての信頼性の向上が好適に図られるようになる。
（第５の実施の形態）
次に、この発明にかかる半導体装置を具体化した第５の実施の形態について説明する。この実施の形態にかかる半導体装置も、その基本的な構造は先の第１の実施の形態の半導体装置に準じたものとなっている。ただし、本実施の形態にかかる半導体装置では、その製造プロセスにおいてトレンチ溝７Ａ，７Ｂの上部の層間絶縁膜１４がより厚く形成されるようになっており、溝１３Ａ，１３Ｂを形成する際のフォトリソグラフィ工程が割愛可能な構造とされている。これにより、本実施の形態にかかる半導体装置の製造方法によれば、半導体装置の製造コストの抑制が可能となる。こうした半導体装置について、図３１〜３６を参照しつつ説明する。なお、先の第１の実施の形態と同様あるいはそれに準じた構造については、その詳細な説明を割愛する。
本実施の形態にかかる半導体装置は、半導体からなる支持基板の上表面に不純物拡散層を形成する工程と、上記不純物拡散層の形成された上記支持基板の上表面にエピタキシャル半導体層を形成する工程と、上記エピタキシャル半導体層の上表面に第１の層間絶縁膜を形成する工程と、上記エピタキシャル半導体層の上表面にトレンチ溝を形成する工程と、上記トレンチ溝の内壁にゲート絶縁膜を形成する工程と、上記第１の層間絶縁膜の表面よりも上記トレンチ溝の底面側に近い位置に頭頂部が位置するように上記トレンチ溝の内壁にゲート電極を埋込形成する工程と、上記第１の層間絶縁膜および上記ゲート電極の表面に第２の層間絶縁膜を形成する工程と、上記ゲート電極の埋込形成された上記トレンチ溝の底面より上記不純物拡散層に達する溝を形成する工程と、上記トレンチ溝の上記ゲート電極の内側部分と上記形成された溝の内部とを通じて上記不純物拡散層に接続されるように導電体を埋込形成する工程と、上記トレンチ溝の側方における上記エピタキシャル半導体層の上表面に導電層を形成する工程と、上記導電体および導電層の一方および他方にソース電極およびドレイン電極を接続する工程と、を通じて製造することができる。
この製造方法では、まず半導体からなる支持基板の上表面に不純物拡散層が形成されるとともに、この支持基板の上表面にエピタキシャル半導体層が形成される。そして、このエピタキシャル半導体層の上表面には、第１の層間絶縁膜が形成された後にトレンチ溝が形成される。また、ゲート絶縁膜が形成されたトレンチ溝の内壁には、上記第１の層間絶縁膜の表面よりも同トレンチ溝の底面側に近い位置、すなわち上記第１の層間絶縁膜の表面よりも深い位置にその頭頂部が位置するようにゲート電極が埋込形成される。その後、上記第１の層間絶縁膜および上記ゲート電極の表面に第２の層間絶縁膜が形成される。これにより、エピタキシャル半導体層の表面には第１および第２の層間絶縁膜からなる厚い絶縁膜が形成されることとなる。このため、この厚い絶縁膜とゲート電極の表面に形成された上記第２の層間絶縁膜とをマスクパターンとして用いることで、上記トレンチ溝の底面より上記不純物拡散層に達する溝を形成することが可能となり、フォトリソグラフィ工程の割愛を通じて半導体装置の製造コストの抑制が図られるようになる。なお、その後、このトレンチ溝の底面より上記不純物拡散層に達する溝の内部には、同不純物拡散層に接続されるように導電体が埋込形成される。これにより、上記支持基板および上記エピタキシャル半導体層からなる半導体基板の内部に上記配線層が形成される。また、上記トレンチ溝の内壁にゲート電極が埋込形成されるとともに、上記トレンチ溝の側方における上記エピタキシャル半導体層の上表面に形成された導電層および上記導電体の一方および他方にソース電極およびドレイン電極が接続される。
ここで、こうした半導体装置の具体的な製造工程について説明する。本実施の形態にかかる半導体装置は、先の第１の実施の形態にかかる半導体装置の製造プロセスとして例示した１．〜４．の各工程と、以下に示す５．〜９．の各工程と、さらに同製造プロセスと
して例示した１０．および１１．の各工程とを通じて製造される。すなわち、本実施の形態にかかる半導体装置は、先の第１の実施の形態にかかる半導体装置の製造プロセスのうちの５．〜９．の各工程を、以下に示す５．〜９．の各工程と入れ替えることにより製造することができる。ここでは、本実施の形態にかかる半導体装置の製造プロセスのうち、先の第１の実施の形態と同様の１．〜４．、１０．、および１１．の各工程についてはその詳細な説明を割愛することとし、５．〜９．の各工程についてのみ詳細に説明する。
５．先の第１の実施の形態にて示した１．〜４．の各工程を経た後、図３１に示すように、ＴＥＯＳ（テトラエトキシシラン）を用いたＬＰ−ＣＶＤ法などで１０００Å程度の層間絶縁膜１２ａを堆積させる。そして、Ｎ型エピタキシャルシリコン層５の表面部分に、フォトリソグラフィおよびエッチングを通じて幅「１．５μｍ」、深さ「１μｍ」程度のトレンチ溝７Ａ，７Ｂを形成する。その後、Ｐ型シリコン基板１やＮ型エピタキシャルシリコン層５等からなるシリコン基板の表面に熱酸化を施して「１５０Å」程度のゲート絶縁膜８を形成する。
６．次いで、「２０００Å」程度のポリシリコンをトレンチ溝７Ａ，７Ｂの内部に堆積させた後、ＰＯＣＬ３（オキシ塩化リン）等を用いた熱処理によってポリシリコンへ燐（Ｐ）のドーピングを行う。そしてその後、図３２に示すように、ＲＩＥ（反応性イオンエッチング）による異方性エッチングを施すことによって、トレンチ溝７Ａの内壁にサイドウォール状のゲート電極９Ａを形成するとともに、トレンチ溝７Ｂの内壁に同じくサイドウォール状のゲート電極９Ｂを形成する。このとき、同図３２に示すように、ゲート電極９Ａ，９Ｂの頭頂部の位置が層間絶縁膜１２ａの表面よりも深さｄだけ深い位置となるようにこれらゲート電極９Ａ，９Ｂを形成する。
７．次いで、図３３に破線にて示すように、フォトリソグラフィを通じてトレンチ溝７Ａ，７Ｂの開口部を閉塞するレジストパターンを形成する。そして、このレジストパターンを介してＮ型エピタキシャルシリコン層５の上表面部分に砒素（Ａｓ）をイオン注入するとともに、この砒素（Ａｓ）の注入された層よりも深い位置にボロン（Ｂ）をイオン注入する。その後、熱処理による活性化を行う。これにより、Ｎ型エピタキシャルシリコン層５には、Ｎ型のソース拡散層１０と同ソース拡散層１０の下層としてＰ型のボディ用拡散層１１がそれぞれ形成される。
８．次いで、図３４に示すように、ＴＥＯＳを用いたＬＰ−ＣＶＤ法などにより、「１０００Å」程度の層間絶縁膜１２を堆積させる。これにより、シリコン基板表面には、層間絶縁膜１２ａおよび層間絶縁膜１２からなる厚い絶縁膜が形成される。その後、図３５に示すように、異方性エッチングを施すことにより、トレンチ溝７Ａ，７Ｂの底面の層間絶縁膜１２を除去する。さらに、シリコン基板表面に形成された層間絶縁膜１２，１２ａとゲート電極９Ａ，９Ｂの表面に形成された層間絶縁膜１２とをマスクパターンとして、トレンチ溝７Ａ，７Ｂの底面からＮ型埋込拡散層３に達する溝１３Ａ，１３Ｂを「１μｍ」程度の深さでそれぞれ形成する。これにより、ゲート電極９Ａ，９Ｂの埋め込み形成された上記トレンチ溝７Ａ，７Ｂの底面より上記Ｎ型埋込拡散層３に達する溝１３Ａ，１３Ｂが形成される。
９．次いで、図３６に示すように、同じくＴＥＯＳを用いたＬＰ−ＣＶＤ法などにより、「１０００Å」程度の層間絶縁膜１４を堆積させる。すなわち、層間絶縁膜１２の上面、溝１３Ａ，１３Ｂの内壁、および溝１３Ａ，１３Ｂの底面にそれぞれ層間絶縁膜１４を形成する。その後、異方性エッチングにより、溝１３Ａ，１３Ｂの底面の上記層間絶縁膜１４を除去する。
なおその後、先の第１の実施の形態にかかる半導体装置の製造プロセスにおける１０．
および１１．の各工程を経ることによって本実施の形態にかかる半導体装置の主要構造が完成する。
なお本実施の形態では、層間絶縁膜１２ａが「第１の層間絶縁膜」に、層間絶縁膜１２が「第２の層間絶縁膜」にそれぞれ相当する構成となっている。
以上説明したように、本実施の形態にかかる半導体装置によれば、以下のような効果を得ることができるようになる。
（８）Ｎ型エピタキシャルシリコン層５の上表面に層間絶縁膜１２ａを形成した後、同Ｎ型エピタキシャルシリコン層５の上表面部分にトレンチ溝７Ａ，７Ｂをそれぞれ形成するようにした。そして、ゲート絶縁膜８が形成されたトレンチ溝７Ａ，７Ｂの内壁に、上記層間絶縁膜１２ａの表面よりも深さｄだけ深い位置にその頭頂部が位置するようにゲート電極９Ａ，９Ｂを埋込形成するようにした。また、上記層間絶縁膜１２ａおよび上記ゲート電極９Ａ，９Ｂの表面に層間絶縁膜１２を形成するようにした。これにより、Ｎ型エピタキシャルシリコン層５の表面には層間絶縁膜１２ａ，１２からなる厚い絶縁膜が形成されることとなる。このため、この厚い絶縁膜とゲート電極９Ａ，９Ｂの表面に形成された上記層間絶縁膜１２とをマスクパターンとして用いることで、上記トレンチ溝７Ａ，７Ｂの底面より上記Ｎ型埋込拡散層３に達する溝１３Ａ，１３Ｂを形成することが可能となり、フォトリソグラフィ工程の割愛を通じて半導体装置の製造コストの抑制を図ることができるようになる。
（その他の実施の形態）
なお、こうした半導体装置は、上記各実施の形態として示した構造に限らず、同実施の形態を適宜変更した例えば次のような形態として実施することもできる。
・上記第２の実施の形態にかかる半導体装置の構造は、同半導体装置が使用される状況に応じて適宜、改良することができる。例えば、モータ等の負荷を駆動する回路としては一般に、モータへの電流経路において同モータの上流側（電源側）および下流側（グランド側）にそれぞれ電力用トランジスタを接続する、いわゆるＨブリッジが採用されている。こうしたＨブリッジにおいては、電源側に入るハイサイドスイッチ用トランジスタと、グランド側に入るローサイドスイッチ用トランジスタとでは、ソースに印加される電圧態様に大きな違いがある。すなわち、ローサイドスイッチ用トランジスタのソースがグランド電位（ローレベル）に固定されるのに対して、ハイサイドスイッチ用トランジスタのソースは、ハイレベルの電位およびグランド電位のいずれかの電位となる。このため従来、こういった駆動回路にあっては、ハイサイドスイッチ用トランジスタとローサイドスイッチ用トランジスタとを別個の半導体基板に形成する必要があった。この点、本発明にかかる半導体装置によれば、ハイサイドスイッチ用トランジスタとローサイドスイッチ用トランジスタとを同一の半導体基板上に形成することが可能となる。すなわち、図３７に示すように、上記第３の実施の形態にかかる半導体装置において、Ｐ型シリコン基板２１を２層に分離してその間にＮ型埋込拡散層６１を形成するとともに、このＮ型埋込拡散層６１の両端部からＮ型エピタキシャルシリコン層２５に達するように、素子分離拡散層６２，６３からなる素子分離層を形成するようにすればよい。このようにすれば、ハイサイドスイッチ用トランジスタとローサイドスイッチ用トランジスタとを同一の半導体基板上に集積化することが可能となり、ひいては半導体素子のさらなる小型化や低コスト化が好適に図られるようになる。
・上記各実施の形態においては、ドレイン引出電極１５Ａ，１５Ｂの材料として、電気抵抗の低いタングステンを用いるようにしたが、半導体材料との親和性がより高いポリシリコンを採用するようにしてもよい。
・上記各実施の形態では、配線層を、不純物拡散層であるＮ型埋込拡散層３（２３）として具体化した。こうした配線層は、導電性の材料によって形成されればよく、上述の不純物拡散層に限定されるものではない。例えば、Ｐ型シリコン基板１（２１）の内部に金属の層を埋込形成することによって上記配線層を具体化するようにしてもよい。
・上記各実施の形態では、上記Ｎ型埋込拡散層３（２３）を、半導体素子の配列方向における長さを「Ｌ」、トレンチ溝７Ａ，７Ｂ（２７Ａ〜２７Ｄ）の延伸方向における長さを「Ｗ」としたときの両者の関係が「Ｗ／Ｌ＜１」となるように形成した。このような関係となるようにＮ型埋込拡散層３（２３）を形成することにより、各ＤＭＯＳＦＥＴにおける電流分布の偏りがより好適に抑制されるようになっている。しかしながら、長さ「Ｌ」と長さ「Ｗ」との関係が「Ｗ／Ｌ＜１」とならなければ本発明の効果を享受することができないわけではない。両者の関係が「Ｗ／Ｌ＝１」となるように上記Ｎ型埋込拡散層３（２３）を形成するようにしても、従来の半導体装置に比較して、半導体素子における電流分布の偏りを十分に抑制することができる。
・本発明にかかる半導体装置の構造は、縦型ＤＭＯＳＦＥＴへの適用に限定されるものではなく、横型ＤＭＯＳＦＥＴにも適宜適用することができる。さらに、複数種類の半導体素子が集積された半導体装置にも適用可能である。
本発明にかかる半導体装置の第１の実施の形態について、その断面構造のうち一部分を模式的に示すとともに、図中のＡ−Ａに沿った平面構造を併せ示す平面図および断面図。 同実施の形態の半導体装置の製造方法について、その製造工程における同半導体装置の断面構造を模式的に示す断面図。 同実施の形態の半導体装置の製造方法について、その製造工程における同半導体装置の断面構造を模式的に示す断面図。 同実施の形態の半導体装置の製造方法について、その製造工程における同半導体装置の断面構造を模式的に示す断面図。 同実施の形態の半導体装置の製造方法について、その製造工程における同半導体装置の断面構造を模式的に示す断面図。 同実施の形態の半導体装置の製造方法について、その製造工程における同半導体装置の断面構造を模式的に示す断面図。 同実施の形態の半導体装置の製造方法について、その製造工程における同半導体装置の断面構造を模式的に示す断面図。 同実施の形態の半導体装置の製造方法について、その製造工程における同半導体装置の断面構造を模式的に示す断面図。 同実施の形態の半導体装置の製造方法について、その製造工程における同半導体装置の断面構造を模式的に示す断面図。 同実施の形態の半導体装置の製造方法について、その製造工程における同半導体装置の断面構造を模式的に示す断面図。 同実施の形態の半導体装置の製造方法について、その製造工程における同半導体装置の断面構造を模式的に示す断面図。 同実施の形態の半導体装置の製造方法について、その製造工程における同半導体装置の断面構造を模式的に示す断面図。 （ａ），（ｂ），（ｃ）は、同実施の形態の半導体装置において、金属配線の配設態様例を模式的に示す平面図。 本発明にかかる半導体装置の第２の実施の形態についてその断面構造の一部分を模式的に示す断面図。 同実施の形態の半導体装置の製造方法について、その製造工程における同半導体装置の断面構造を模式的に示す断面図。 同実施の形態の半導体装置の製造方法について、その製造工程における同半導体装置の断面構造を模式的に示す断面図。 同実施の形態の半導体装置の製造方法について、その製造工程における同半導体装置の断面構造を模式的に示す断面図。 同実施の形態の半導体装置の製造方法について、その製造工程における同半導体装置の断面構造を模式的に示す断面図。 同実施の形態の半導体装置の製造方法について、その製造工程における同半導体装置の断面構造を模式的に示す断面図。 同実施の形態の半導体装置の製造方法について、その製造工程における同半導体装置の断面構造を模式的に示す断面図。 同実施の形態の半導体装置の製造方法について、その製造工程における同半導体装置の断面構造を模式的に示す断面図。 同実施の形態の半導体装置の製造方法について、その製造工程における同半導体装置の断面構造を模式的に示す断面図。 同実施の形態の半導体装置の製造方法について、その製造工程における同半導体装置の断面構造を模式的に示す断面図。 同実施の形態の半導体装置の製造方法について、その製造工程における同半導体装置の断面構造を模式的に示す断面図。 同実施の形態にかかる半導体装置の断面構造の一部分を模式的に示す断面図。 本発明にかかる半導体装置の第３の実施の形態についてその断面構造の一部分を模式的に示す断面図。 本発明にかかる半導体装置の第４の実施の形態の半導体装置の製造方法について、その製造工程における同半導体装置の断面構造を模式的に示す断面図。 同実施の形態の半導体装置の製造方法について、その製造工程における同半導体装置の断面構造を模式的に示す断面図。 同実施の形態の半導体装置の製造方法について、その製造工程における同半導体装置の断面構造を模式的に示す断面図。 同実施の形態の半導体装置の製造方法について、その製造工程における同半導体装置の断面構造を模式的に示す断面図。 本発明にかかる半導体装置の第５の実施の形態の半導体装置の製造方法について、その製造工程における同半導体装置の断面構造を模式的に示す断面図。 同実施の形態の半導体装置の製造方法について、その製造工程における同半導体装置の断面構造を模式的に示す断面図。 同実施の形態の半導体装置の製造方法について、その製造工程における同半導体装置の断面構造を模式的に示す断面図。 同実施の形態の半導体装置の製造方法について、その製造工程における同半導体装置の断面構造を模式的に示す断面図。 同実施の形態の半導体装置の製造方法について、その製造工程における同半導体装置の断面構造を模式的に示す断面図。 同実施の形態の半導体装置の製造方法について、その製造工程における同半導体装置の断面構造を模式的に示す断面図。 本発明にかかる半導体装置の他の実施の形態についてその断面構造の一部分を模式的に示す断面図。
符号の説明
１，２１…Ｐ型シリコン基板、３，２３…Ｎ型埋込拡散層、４，６，２４，２６，６２，６３…素子分離拡散層、５，２５…Ｎ型エピタキシャルシリコン層、７Ａ，７Ｂ，２７Ａ〜２７Ｄ…トレンチ溝、９Ａ，９Ｂ，２９Ａ〜２９Ｄ…ゲート電極、１０…ソース拡散
層、１１，３１…ボディ用拡散層、１５Ａ，１５Ｂ…ドレイン引出電極、１７Ａ〜１７Ｅ，３７Ａ〜３７Ｊ…コンタクトプラグ、１８Ａ〜１８Ｅ，３８Ａ〜３８Ｊ…金属配線、３０…ドレイン拡散層、３３Ａ〜３３Ｄ…溝、３５Ａ〜３５Ｄ…ソース引出電極、Ｓ…形成領域。

Claims (3)

  1. 半導体基板の上表面に延設されたトレンチ溝と、前記トレンチ溝の内部に埋め込まれた導電体と、前記トレンチ溝の側部における前記半導体基板の上表面に設けられた導電層と、を備えるとともに前記導電体および前記導電層の一方および他方をそれぞれソースおよびドレインとした半導体素子が複数併設された半導体装置において、
    前記半導体素子の形成領域全体の下方における前記半導体基板の内部に、前記半導体素子の形成領域の下方全体にわたる面状の配線層が前記導電体と接続された状態で埋込形成されてなり、前記導電体および導電層はそれぞれ、前記半導体基板上に設けられた金属配線に接続され、且つ前記導電体の接続される金属配線は、前記導電層の接続される金属配線よりも配線幅が狭くされてなり、且つ前記半導体素子の配列方向における前記配線層の長さに対する前記トレンチ溝の延伸方向における前記配線層の長さの比が１以下とされてなることを特徴とする半導体装置。
  2. 半導体基板の上表面に延設されたトレンチ溝と、前記トレンチ溝の内部に埋め込まれたゲート電極と、さらにそのゲート電極の内側に埋め込まれた導電体と、前記トレンチ溝の側部における前記半導体基板の上表面に設けられた導電層と、を備えるとともに前記導電体および前記導電層の一方および他方をそれぞれソースおよびドレインとした半導体素子が複数併設された半導体装置において、
    前記半導体素子の形成領域全体の下方における前記半導体基板の内部に、前記半導体素子の形成領域の下方全体にわたる面状の配線層が前記導電体と接続された状態で埋込形成されてなり、前記導電体および導電層はそれぞれ、前記半導体基板上に設けられた金属配線に接続され、且つ前記導電体の接続される金属配線は、前記導電層の接続される金属配線よりも配線幅が狭くされてなり、且つ前記半導体素子の配列方向における前記配線層の長さに対する前記トレンチ溝の延伸方向における前記配線層の長さの比が１以下とされてなることを特徴とする半導体装置。
  3. 前記トレンチ溝は、前記半導体基板の上表面に形成された第１のトレンチ溝と、該第１のトレンチ溝の底面から前記配線層に達するように形成された第２のトレンチ溝を備え、前記ゲート電極は前記第１のトレンチ溝の内壁にサイドウォール状に形成され、
    前記第２のトレンチ溝は該ゲート電極が形成されていない前記第１のトレンチ溝の底面の領域から前記配線層に達するように形成されたことを特徴とする請求項２に記載の半導体装置。
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