JP3303601B2 - 溝型半導体装置 - Google Patents
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
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Description
【０００１】
【産業上の利用分野】本発明はＵ字型断面形状を有する
（以下Ｕ溝）パワー用半導体装置（ＵＭＯＳ）に関する
もので、特にオン抵抗を低減する手法を提供するもので
ある。
（以下Ｕ溝）パワー用半導体装置（ＵＭＯＳ）に関する
もので、特にオン抵抗を低減する手法を提供するもので
ある。
【０００２】
【従来の技術】Ｕ溝を有するパワー用溝型半導体装置の
第１の従来例としては特開平６−１５１８６７記載の図
１９に示す構造が公知となっている。図１９の従来例に
おいては、同図（ｂ）の断面図に示すように、基板裏面
のドレイン電極１から基板表面のソ−ス電極２へ電流を
流す方式のため基板表面側にはドレインの引き出し領域
を配置する必要がなく、従って図１９（ａ）の平面図に
示すように最密にソース領域４を配置できるためソース
領域の高密度化が可能となりその結果、低オン抵抗化が
図れるという効果がある。しかし、基板全体がドレイン
領域となっているため複数のドライバを同一基板上に形
成できないという問題がある。
第１の従来例としては特開平６−１５１８６７記載の図
１９に示す構造が公知となっている。図１９の従来例に
おいては、同図（ｂ）の断面図に示すように、基板裏面
のドレイン電極１から基板表面のソ−ス電極２へ電流を
流す方式のため基板表面側にはドレインの引き出し領域
を配置する必要がなく、従って図１９（ａ）の平面図に
示すように最密にソース領域４を配置できるためソース
領域の高密度化が可能となりその結果、低オン抵抗化が
図れるという効果がある。しかし、基板全体がドレイン
領域となっているため複数のドライバを同一基板上に形
成できないという問題がある。
【０００３】この点を解決し得る方法として第２の従来
例として図２０に示す構造が特開昭６３−１７３３７１
により公知となっている。即ち、図２０においてＰ型の
基板１２の表面にＮ型の埋込層１３を形成し、その上面
に埋込層１３と接続して引き出し領域１９を形成して基
板表面のドレイン電極１１と接続し、また、基板表面側
に形成されたゲート電極用ポリシリコン２４およびその
周囲に形成されたソース領域１７とそれぞれ接続された
ゲート電極２５及びソース電極２６が基板表面に形成さ
れている。この構成においては、基板全体がドレイン領
域となるのではなく、それぞれのドライバについて耐圧
層１４を接合分離することにより埋込層１３及び引き出
し領域１９、そしてドレイン電極１１を独立に形成でき
るため複数のドライバを同一基板上に形成できる。しか
し、この従来例においてはドレインやソース領域の配置
については触れられていない。
例として図２０に示す構造が特開昭６３−１７３３７１
により公知となっている。即ち、図２０においてＰ型の
基板１２の表面にＮ型の埋込層１３を形成し、その上面
に埋込層１３と接続して引き出し領域１９を形成して基
板表面のドレイン電極１１と接続し、また、基板表面側
に形成されたゲート電極用ポリシリコン２４およびその
周囲に形成されたソース領域１７とそれぞれ接続された
ゲート電極２５及びソース電極２６が基板表面に形成さ
れている。この構成においては、基板全体がドレイン領
域となるのではなく、それぞれのドライバについて耐圧
層１４を接合分離することにより埋込層１３及び引き出
し領域１９、そしてドレイン電極１１を独立に形成でき
るため複数のドライバを同一基板上に形成できる。しか
し、この従来例においてはドレインやソース領域の配置
については触れられていない。
【０００４】これらの方法に対し第３の従来例として、
複数のドライバを同一基板上に形成し、かつソース領域
やドレイン領域の配置を最適化することによりオン抵抗
を下げる事を目的とした方法が特開平３−１６７８７９
により公知となっている。図２１にこの発明による半導
体装置の素子断面構造および平面構造を示す。図２１の
半導体装置は本発明で対象としているＵＭＯＳ構造では
無く、基板表面にゲート電極３９及び４０を持ち、これ
らゲート電極領域からのベース領域とソース領域の２重
拡散により素子が形成されているいわゆる横型のＤＭＯ
Ｓと呼ばれている構造である。然し乍ら本従来例を本発
明におけるＵＭＯＳに適用することも可能である。本従
来例においては、図２１（ｂ）の平面図に示すように一
つのドレイン取り出し用Ｎ+領域３８に隣接する二つの
ソース取り出し用Ｎ+領域３６が組み合わされ個数比で
１：２となるセル配置構成となっており、ドレイン領域
３４は２層目のドレイン領域４３からの配線部４５で、
ソース領域３５は１層目のソース電極４２で取り出され
ている。この第３の従来例においては、ソ−ス電極４２
とドレイン電極配線部４５とを二層構造とする事により
ソ−ス開口部とドレイン開口部をセル形状に形成でき、
かつ６角形状配置を採用しているので素子の高集積化が
可能であり、オン抵抗を低減出来るといった効果があ
る。なお、図２１においてゲート電極３９、４０は絶縁
層４１により他の電極部と絶縁されている。しかし、本
第３の従来例においてはソ−スセルとドレインセルの個
数比が２：１であり、チャネル抵抗を低減させるのが困
難でありオン抵抗を低減させるのに限界がある。
複数のドライバを同一基板上に形成し、かつソース領域
やドレイン領域の配置を最適化することによりオン抵抗
を下げる事を目的とした方法が特開平３−１６７８７９
により公知となっている。図２１にこの発明による半導
体装置の素子断面構造および平面構造を示す。図２１の
半導体装置は本発明で対象としているＵＭＯＳ構造では
無く、基板表面にゲート電極３９及び４０を持ち、これ
らゲート電極領域からのベース領域とソース領域の２重
拡散により素子が形成されているいわゆる横型のＤＭＯ
Ｓと呼ばれている構造である。然し乍ら本従来例を本発
明におけるＵＭＯＳに適用することも可能である。本従
来例においては、図２１（ｂ）の平面図に示すように一
つのドレイン取り出し用Ｎ+領域３８に隣接する二つの
ソース取り出し用Ｎ+領域３６が組み合わされ個数比で
１：２となるセル配置構成となっており、ドレイン領域
３４は２層目のドレイン領域４３からの配線部４５で、
ソース領域３５は１層目のソース電極４２で取り出され
ている。この第３の従来例においては、ソ−ス電極４２
とドレイン電極配線部４５とを二層構造とする事により
ソ−ス開口部とドレイン開口部をセル形状に形成でき、
かつ６角形状配置を採用しているので素子の高集積化が
可能であり、オン抵抗を低減出来るといった効果があ
る。なお、図２１においてゲート電極３９、４０は絶縁
層４１により他の電極部と絶縁されている。しかし、本
第３の従来例においてはソ−スセルとドレインセルの個
数比が２：１であり、チャネル抵抗を低減させるのが困
難でありオン抵抗を低減させるのに限界がある。
【０００５】
【発明が解決しようとする課題】以上述べたように従来
公知の手段によれば、第１の公知例ではソース領域の高
密度化、低オン抵抗化は実現し得るものの、基板全体が
単一のドレイン領域となっており複数のドライバを同一
基板上に形成出来ず集積化が不可能であるという問題が
あった。また、第２の従来例では複数のドライバを形成
する具体的な電極配置が明示されておらず集積度を高め
る具体的方法が不明であり、更に第３の従来例ではオン
抵抗の低減に限界がありスイッチング特性の向上が困難
であった。
公知の手段によれば、第１の公知例ではソース領域の高
密度化、低オン抵抗化は実現し得るものの、基板全体が
単一のドレイン領域となっており複数のドライバを同一
基板上に形成出来ず集積化が不可能であるという問題が
あった。また、第２の従来例では複数のドライバを形成
する具体的な電極配置が明示されておらず集積度を高め
る具体的方法が不明であり、更に第３の従来例ではオン
抵抗の低減に限界がありスイッチング特性の向上が困難
であった。
【０００６】このように従来技術においては、上記のよ
うに高集積化及びオン抵抗の低減によるスイッチング特
性の向上等個々の問題点に関しての解決は可能となって
いるが、これらを総合的に解決するには至っていない。
本発明においてはこれら問題点を総合的に解決し集積度
を高めかつ高速・高信頼性の半導体装置を実現すること
を目的とした。
うに高集積化及びオン抵抗の低減によるスイッチング特
性の向上等個々の問題点に関しての解決は可能となって
いるが、これらを総合的に解決するには至っていない。
本発明においてはこれら問題点を総合的に解決し集積度
を高めかつ高速・高信頼性の半導体装置を実現すること
を目的とした。
【０００７】
【課題を解決するための手段】上記目的を達成するため
に、請求項１及び２に記載の半導体装置においてはドレ
イン開口部とソース開口部が所定のピッチで配置され、
ドレイン開口部の周囲を取り囲むようにソース開口部が
列状に配置され、或いは隣合う二つのドレイン開口部の
間に複数の列状ソース開口部を形成し、これらソース開
口部の周囲にゲート電極を配置し、かつドレイン及びソ
ース電極を２層配線構造とした。
に、請求項１及び２に記載の半導体装置においてはドレ
イン開口部とソース開口部が所定のピッチで配置され、
ドレイン開口部の周囲を取り囲むようにソース開口部が
列状に配置され、或いは隣合う二つのドレイン開口部の
間に複数の列状ソース開口部を形成し、これらソース開
口部の周囲にゲート電極を配置し、かつドレイン及びソ
ース電極を２層配線構造とした。
【０００８】また、請求項３及び４に記載の半導体装置
においてはドレイン領域の底部に低抵抗層を有し、この
低抵抗層から半導体基板表面に向かってドレイン引き出
し領域を有する構造に対して上記請求項１において述べ
た構造を適用したものである。ここにおいて低抵抗層を
形成するために高不純物濃度領域としても形成し得る
が、本発明においてはさらに低抵抗シリサイド層の適用
も実施している。
においてはドレイン領域の底部に低抵抗層を有し、この
低抵抗層から半導体基板表面に向かってドレイン引き出
し領域を有する構造に対して上記請求項１において述べ
た構造を適用したものである。ここにおいて低抵抗層を
形成するために高不純物濃度領域としても形成し得る
が、本発明においてはさらに低抵抗シリサイド層の適用
も実施している。
【０００９】請求項５に記載の本発明においてはドレイ
ン底部の低抵抗層にシリサイドを適用している。請求項
６においては上記ドレイン引き出し領域を不純物拡散に
よるものでなく、低抵抗材料を充填したトレンチ構造と
している。更に請求項７においてはゲート電極と、ドレ
イン開口部及びソース開口部との境界部の角を丸めた形
状としている。
ン底部の低抵抗層にシリサイドを適用している。請求項
６においては上記ドレイン引き出し領域を不純物拡散に
よるものでなく、低抵抗材料を充填したトレンチ構造と
している。更に請求項７においてはゲート電極と、ドレ
イン開口部及びソース開口部との境界部の角を丸めた形
状としている。
【００１０】
【作用】上記のように本発明においては、２層配線構造
を採用しつつドレイン、ソース間の相互配置を最適化す
ることにより集積度を向上することが出来、同時に動作
時のオン抵抗を低減することが出来る。また、シリサイ
ド層の採用により抵抗成分の低減を実現し、ドレイン引
き出し領域にトレンチ構造を採用することにより従来の
拡散法による拡がり部分を排除し得るために集積度の一
層の向上を実現している。さらに、ゲート電極、ドレイ
ン開口部、ソース開口部間の境界の角の部分を丸めるこ
とにより電界集中、内部応力の集中等を避けることが出
来、本発明における半導体装置の信頼性を向上すること
が出来る。
を採用しつつドレイン、ソース間の相互配置を最適化す
ることにより集積度を向上することが出来、同時に動作
時のオン抵抗を低減することが出来る。また、シリサイ
ド層の採用により抵抗成分の低減を実現し、ドレイン引
き出し領域にトレンチ構造を採用することにより従来の
拡散法による拡がり部分を排除し得るために集積度の一
層の向上を実現している。さらに、ゲート電極、ドレイ
ン開口部、ソース開口部間の境界の角の部分を丸めるこ
とにより電界集中、内部応力の集中等を避けることが出
来、本発明における半導体装置の信頼性を向上すること
が出来る。
【００１１】
【実施例】以下本発明を図面に基づいて説明する。 （実施例１）図１は本発明の第１の実施例を示す図で図
１（ａ）に平面パターン配置図を、及び図１（ｂ）に平
面パタ−ン配置図のＡ−Ａ断面部に対応する断面構造図
である。まず図１（ｂ）の断面図により本発明の構成を
説明する。図においては、Ｐ型基板１０１の一主面内に
Ｎ+型埋込層１０２が形成されており、またＰ型基板１
０１の一主面上にＰ型エピタキシャル層１０３が形成さ
れている。該Ｐ型エピタキシャル層１０３内にはＮウェ
ル領域１０４が形成されている。該Ｎウェル領域１０４
内にＰ型ベ−ス領域１１０及びドレイン引き出し領域１
０７が形成されている。該Ｐ型ベ−ス領域１１０内には
高濃度Ｎ+型のソ−ス領域１０５が形成されており、該
Ｐ型ベ−ス領域１１０および高濃度Ｎ+型のソ−ス領域
１０５に側面で接するようにＵ型ゲート部１０６が形成
されている。そして、第１層層間絶縁膜１１１によりＵ
型ゲ−ト部１０６と絶縁されてソ−ス電極１０８及びド
レイン電極１０９が形成されている。また、ソ−ス電極
１０８と第２層層間絶縁膜１１２により絶縁されて第２
層ドレイン電極１１３が形成されている。
１（ａ）に平面パターン配置図を、及び図１（ｂ）に平
面パタ−ン配置図のＡ−Ａ断面部に対応する断面構造図
である。まず図１（ｂ）の断面図により本発明の構成を
説明する。図においては、Ｐ型基板１０１の一主面内に
Ｎ+型埋込層１０２が形成されており、またＰ型基板１
０１の一主面上にＰ型エピタキシャル層１０３が形成さ
れている。該Ｐ型エピタキシャル層１０３内にはＮウェ
ル領域１０４が形成されている。該Ｎウェル領域１０４
内にＰ型ベ−ス領域１１０及びドレイン引き出し領域１
０７が形成されている。該Ｐ型ベ−ス領域１１０内には
高濃度Ｎ+型のソ−ス領域１０５が形成されており、該
Ｐ型ベ−ス領域１１０および高濃度Ｎ+型のソ−ス領域
１０５に側面で接するようにＵ型ゲート部１０６が形成
されている。そして、第１層層間絶縁膜１１１によりＵ
型ゲ−ト部１０６と絶縁されてソ−ス電極１０８及びド
レイン電極１０９が形成されている。また、ソ−ス電極
１０８と第２層層間絶縁膜１１２により絶縁されて第２
層ドレイン電極１１３が形成されている。
【００１２】次にソ−スおよびドレインの各セルの平面
配置を図１（ａ）により説明する。ドレインセルの周囲
を取り囲むようにソ−スセルが配置されている。該パタ
−ン配置を基本として、繰り返しソ−スセルとドレイン
セルが配置されている。第２層ドレイン電極１１３とソ
−ス電極１０８との間に正電圧が印加された状態で、Ｕ
型ゲ−ト部１０６にしきい値以上の電圧が印加されると
Ｕ型ゲ−ト部１０６側面のＰ型ベ−ス領域１１０の表面
がＮ型に反転しチャネルが形成される。その結果ドレイ
ン引き出し領域１０７に縦方向に電流が流れ、引き続き
Ｎ+型埋込層１０２を横方向に流れ、更にＮウェル領域
１０４を縦方向に流れて前記チャネルを経由して高濃度
Ｎ+型ソ−ス領域１０５に電流が流れる。
配置を図１（ａ）により説明する。ドレインセルの周囲
を取り囲むようにソ−スセルが配置されている。該パタ
−ン配置を基本として、繰り返しソ−スセルとドレイン
セルが配置されている。第２層ドレイン電極１１３とソ
−ス電極１０８との間に正電圧が印加された状態で、Ｕ
型ゲ−ト部１０６にしきい値以上の電圧が印加されると
Ｕ型ゲ−ト部１０６側面のＰ型ベ−ス領域１１０の表面
がＮ型に反転しチャネルが形成される。その結果ドレイ
ン引き出し領域１０７に縦方向に電流が流れ、引き続き
Ｎ+型埋込層１０２を横方向に流れ、更にＮウェル領域
１０４を縦方向に流れて前記チャネルを経由して高濃度
Ｎ+型ソ−ス領域１０５に電流が流れる。
【００１３】本実施例においては、例えば図１（ａ）の
平面図に示すように４×４列に配置されたソ−スセルの
内、中心のソ−スセル２×２個分をドレインセル領域と
し、該ドレインセルの周囲を部分的にソ−スセル領域と
して形成している。埋込層１０２とドレイン電極１０９
とを拡散によって形成されたドレイン引き出し領域１０
７によって電気的に低抵抗で接続しており、その為には
深い拡散が必要である。このとき同時に横方向にもドレ
イン引き出し領域が拡がってしまうのでドレイン開口部
面積を大きくするためにソ−スセル２×２個分の面積を
ドレイン開口部面積に用いている。この時ソ−スセルと
ドレインセルの面積比は３：１になり、チャネルの集積
度が向上し同時に低オン抵抗化が可能となる。また、ソ
−スセルとドレインセルの距離は耐圧が低下しない程度
に近づける事が可能であり、ドレインセルの大きさをソ
−スセル２×２個配置領域と同等面積より大きめに形成
すればドレイン引き出し領域部の抵抗を低減できる。
平面図に示すように４×４列に配置されたソ−スセルの
内、中心のソ−スセル２×２個分をドレインセル領域と
し、該ドレインセルの周囲を部分的にソ−スセル領域と
して形成している。埋込層１０２とドレイン電極１０９
とを拡散によって形成されたドレイン引き出し領域１０
７によって電気的に低抵抗で接続しており、その為には
深い拡散が必要である。このとき同時に横方向にもドレ
イン引き出し領域が拡がってしまうのでドレイン開口部
面積を大きくするためにソ−スセル２×２個分の面積を
ドレイン開口部面積に用いている。この時ソ−スセルと
ドレインセルの面積比は３：１になり、チャネルの集積
度が向上し同時に低オン抵抗化が可能となる。また、ソ
−スセルとドレインセルの距離は耐圧が低下しない程度
に近づける事が可能であり、ドレインセルの大きさをソ
−スセル２×２個配置領域と同等面積より大きめに形成
すればドレイン引き出し領域部の抵抗を低減できる。
【００１４】（実施例２）本発明第２の実施例として図
２（ａ）にソ−スおよびドレインの各セルの平面配置図
を、図２（ｂ）に図２（ａ）におけるＡ−Ａ断面図を示
す。本実施例においては６×６列に配置されたソースセ
ルのうち、中心のソースセル２×２列分をドレイン引き
出し領域２０２とし、該ドレインセルの周囲を二重に取
り囲むようにソースセル領域２０１として形成してい
る。本構成のセル配置においては、ソースセルとドレイ
ンセルの面積比は８：１になり、チャネルの集積度が更
に向上し、低オン抵抗化が可能となる。このように、ソ
ースセルの密度を向上させて効果があるのは全オン抵抗
に占めるドレイン引き出し抵抗とチャネル抵抗を比較し
たときチャネル抵抗の割合が大きいときに効果のある手
法であり、以下に、その考察について述べる。
２（ａ）にソ−スおよびドレインの各セルの平面配置図
を、図２（ｂ）に図２（ａ）におけるＡ−Ａ断面図を示
す。本実施例においては６×６列に配置されたソースセ
ルのうち、中心のソースセル２×２列分をドレイン引き
出し領域２０２とし、該ドレインセルの周囲を二重に取
り囲むようにソースセル領域２０１として形成してい
る。本構成のセル配置においては、ソースセルとドレイ
ンセルの面積比は８：１になり、チャネルの集積度が更
に向上し、低オン抵抗化が可能となる。このように、ソ
ースセルの密度を向上させて効果があるのは全オン抵抗
に占めるドレイン引き出し抵抗とチャネル抵抗を比較し
たときチャネル抵抗の割合が大きいときに効果のある手
法であり、以下に、その考察について述べる。
【００１５】図３は実施例１の場合のオン抵抗を構成し
ている抵抗ネットワークである。ここで、引き出し抵抗
５はドレイン引き出し領域１０７の抵抗、第１の埋込抵
抗６は埋込層１０２の抵抗、第１のセル抵抗はソースセ
ル部のソース抵抗及びチャネル抵抗およびエピタキシャ
ル層１０３の拡がり抵抗の合成抵抗であり、それがソー
スの数だけ並列に接続されている。
ている抵抗ネットワークである。ここで、引き出し抵抗
５はドレイン引き出し領域１０７の抵抗、第１の埋込抵
抗６は埋込層１０２の抵抗、第１のセル抵抗はソースセ
ル部のソース抵抗及びチャネル抵抗およびエピタキシャ
ル層１０３の拡がり抵抗の合成抵抗であり、それがソー
スの数だけ並列に接続されている。
【００１６】一方、実施例２に対してはそのオン抵抗は
図４に示す抵抗ネットワークで表せる。ここで、図３と
の違いはドレインを中心として第１の実施例においては
１周のソースセル群であるのに対して実施例２では２周
のソースセル群であるため第２のセル抵抗９と埋込層１
０２による第２の埋込抵抗８がさらに追加されているこ
とである。ここで、オン抵抗を計算した結果を図５に示
す。上記各実施例及び従来例３の計算結果を埋込層１０
２のシート抵抗との関係で示している。この図から、埋
込層抵抗の小さいとき本発明の各実施例は従来例に対し
てオン抵抗を著しく低減する効果のあることがわかる。
実施例１に対して実施例２においては埋込層１０２のシ
ート抵抗が更に小さくなったときにオン抵抗低減効果の
より大きいことがわかる。これは全オン抵抗に占める埋
込層抵抗の割合が小さくなることによって相対的にセル
抵抗の占める割合が大きくなり、その結果としてセル抵
抗を減らすためにセル数を増やす、すなわちドレイン領
域を周回するソースセル列を増やすことが効果あるため
である。
図４に示す抵抗ネットワークで表せる。ここで、図３と
の違いはドレインを中心として第１の実施例においては
１周のソースセル群であるのに対して実施例２では２周
のソースセル群であるため第２のセル抵抗９と埋込層１
０２による第２の埋込抵抗８がさらに追加されているこ
とである。ここで、オン抵抗を計算した結果を図５に示
す。上記各実施例及び従来例３の計算結果を埋込層１０
２のシート抵抗との関係で示している。この図から、埋
込層抵抗の小さいとき本発明の各実施例は従来例に対し
てオン抵抗を著しく低減する効果のあることがわかる。
実施例１に対して実施例２においては埋込層１０２のシ
ート抵抗が更に小さくなったときにオン抵抗低減効果の
より大きいことがわかる。これは全オン抵抗に占める埋
込層抵抗の割合が小さくなることによって相対的にセル
抵抗の占める割合が大きくなり、その結果としてセル抵
抗を減らすためにセル数を増やす、すなわちドレイン領
域を周回するソースセル列を増やすことが効果あるため
である。
【００１７】逆にシ−ト抵抗がある一定値以上の場合は
ソ−スセルの列の数を増やしてチャネル抵抗を下げて
も、かえってソ−スセルとドレイン取り出しまでの距離
が増加することによる抵抗増加の影響により素子全体の
オン抵抗は増加してしまう。よってシ−ト抵抗がある一
定値以上の場合はソ−スセルの列数を減らして、なるべ
くソ−スセルとドレイン取り出しまでの距離を短く保っ
ている方が、素子全体のオン抵抗を下げることができ
る。従って埋込層のシ−ト抵抗やドレイン引き出し領域
の抵抗に応じて、ソ−スセルの列数は適宜選択すればよ
い。
ソ−スセルの列の数を増やしてチャネル抵抗を下げて
も、かえってソ−スセルとドレイン取り出しまでの距離
が増加することによる抵抗増加の影響により素子全体の
オン抵抗は増加してしまう。よってシ−ト抵抗がある一
定値以上の場合はソ−スセルの列数を減らして、なるべ
くソ−スセルとドレイン取り出しまでの距離を短く保っ
ている方が、素子全体のオン抵抗を下げることができ
る。従って埋込層のシ−ト抵抗やドレイン引き出し領域
の抵抗に応じて、ソ−スセルの列数は適宜選択すればよ
い。
【００１８】（実施例３）図６（ａ）の平面パターンに
本発明の第３の実施例による電極配置を、また図６
（ｂ）に図６（ａ）におけるＡ−Ａ断面図を示す。図６
（ｂ）に示すように断面構造は実施例１の場合と同様で
あるが、平面パターンが異なっている。すなわち、図６
（ｃ）の概念図に示すように、実施例１におけるドレイ
ン周回方向の隣り合ったソースセル同士を互いに接続し
て帯状のソース領域３０２としたものであり、これは図
６（ｃ）におけるＵ型ゲートの幅（ＬＧ）がソースセル
の幅（ＬＳ）よりも大きいときに、第１の実施例に対し
て実質的にチャネル幅を大きく出来る効果がある。
本発明の第３の実施例による電極配置を、また図６
（ｂ）に図６（ａ）におけるＡ−Ａ断面図を示す。図６
（ｂ）に示すように断面構造は実施例１の場合と同様で
あるが、平面パターンが異なっている。すなわち、図６
（ｃ）の概念図に示すように、実施例１におけるドレイ
ン周回方向の隣り合ったソースセル同士を互いに接続し
て帯状のソース領域３０２としたものであり、これは図
６（ｃ）におけるＵ型ゲートの幅（ＬＧ）がソースセル
の幅（ＬＳ）よりも大きいときに、第１の実施例に対し
て実質的にチャネル幅を大きく出来る効果がある。
【００１９】（実施例４）図７は本発明第４の実施例に
おける電極の平面パターン図と断面図を示すものであ
る。図７においては断面構造は第２の実施例と同様であ
るが平面パターンが異なっている。すなわち、帯状のソ
ース領域４０２がドレイン引き出し領域４０１を２重に
周回しているパターンとなっており、埋込層のシート抵
抗が小さく、ゲート幅がソース幅よりも大きい時に低オ
ン抵抗化の効果が現れる。
おける電極の平面パターン図と断面図を示すものであ
る。図７においては断面構造は第２の実施例と同様であ
るが平面パターンが異なっている。すなわち、帯状のソ
ース領域４０２がドレイン引き出し領域４０１を２重に
周回しているパターンとなっており、埋込層のシート抵
抗が小さく、ゲート幅がソース幅よりも大きい時に低オ
ン抵抗化の効果が現れる。
【００２０】（実施例５）図８は本発明の第５の実施例
における電極の平面パターン図である。本実施例は実施
例３において１つのドレイン引き出し領域５０１を取り
囲むソース領域５０２を分割し、Ｕ型ゲート５０３の接
続点５０４を２つに増やしたものである。これにより各
ソース領域５０２近傍におけるゲート抵抗の差異が小さ
くなり特にＵ型ゲート５０３の接続点５０４から遠い部
位でのゲート抵抗を小さくすることが可能となり、ゲー
ト充電の時定数を小さくできるためドライバの高速動作
が可能となる効果がある。
における電極の平面パターン図である。本実施例は実施
例３において１つのドレイン引き出し領域５０１を取り
囲むソース領域５０２を分割し、Ｕ型ゲート５０３の接
続点５０４を２つに増やしたものである。これにより各
ソース領域５０２近傍におけるゲート抵抗の差異が小さ
くなり特にＵ型ゲート５０３の接続点５０４から遠い部
位でのゲート抵抗を小さくすることが可能となり、ゲー
ト充電の時定数を小さくできるためドライバの高速動作
が可能となる効果がある。
【００２１】（実施利６）図９は本発明の第６の実施例
による電極の平面パターン図である。本実施例において
は一つのドレイン引き出し領域６０１当りの接続点６０
４を複数にした点では実施例５と同様であり、同様の効
果が期待できるが、更に加えて以下の製造上の効果があ
る。以下、図１０および図１１を用いて説明する。図１
０および図１１は図８及び図９のＡ−Ａ断面図およびＢ
−Ｂ断面図を示した図である。ここでは簡略化して拡散
層等は記載していない。これから知れるように図８に示
す実施例５においては幅の異なる２種類のＵ型ゲート５
０３が形成されているのに対して図９に示す第６の実施
例においては単一の幅のＵ型ゲート６０３のみが形成さ
れている。一般にＵ型ゲートの形成方法としては、図１
１に示すようにシリコン基板に反応性イオンエッチ等の
手法を用いてＵ溝７０１を形成した後その表面を酸化し
てゲート酸化膜７０２を形成し、その後、ゲート用ポリ
シリコン７０３を全面に形成することによってＵ溝を埋
め込んでいる。その後、反応性イオンエッチングにより
エッチバックすることによりＵ溝７０１以外の表面の領
域のポリシリコンを除去することでＵ型ゲート７０４を
形成する。
による電極の平面パターン図である。本実施例において
は一つのドレイン引き出し領域６０１当りの接続点６０
４を複数にした点では実施例５と同様であり、同様の効
果が期待できるが、更に加えて以下の製造上の効果があ
る。以下、図１０および図１１を用いて説明する。図１
０および図１１は図８及び図９のＡ−Ａ断面図およびＢ
−Ｂ断面図を示した図である。ここでは簡略化して拡散
層等は記載していない。これから知れるように図８に示
す実施例５においては幅の異なる２種類のＵ型ゲート５
０３が形成されているのに対して図９に示す第６の実施
例においては単一の幅のＵ型ゲート６０３のみが形成さ
れている。一般にＵ型ゲートの形成方法としては、図１
１に示すようにシリコン基板に反応性イオンエッチ等の
手法を用いてＵ溝７０１を形成した後その表面を酸化し
てゲート酸化膜７０２を形成し、その後、ゲート用ポリ
シリコン７０３を全面に形成することによってＵ溝を埋
め込んでいる。その後、反応性イオンエッチングにより
エッチバックすることによりＵ溝７０１以外の表面の領
域のポリシリコンを除去することでＵ型ゲート７０４を
形成する。
【００２２】ここで、形成するポリシリコン７０３の厚
みＴはＵ溝７０１の幅Ｗの半分乃至は同程度で無いとＵ
溝がきれいに埋まらないことが知られており、したがっ
て、図１０に示すように複数の幅のＵ溝をもつ第５の実
施例においては形成するポリシリコンの厚みをその幅の
広い部分（Ｂ−Ｂ）部に合わせて厚く設定する必要があ
るのに対して、図９に示す実施例６においては単一の狭
い幅の溝のみであるため、形成するポリシリコンの厚み
は薄くてもよい。したがって、Ｕ型ゲート形成のプロセ
スに要する時間が短縮でき、その結果、プロセスコスト
の低減が可能となる。
みＴはＵ溝７０１の幅Ｗの半分乃至は同程度で無いとＵ
溝がきれいに埋まらないことが知られており、したがっ
て、図１０に示すように複数の幅のＵ溝をもつ第５の実
施例においては形成するポリシリコンの厚みをその幅の
広い部分（Ｂ−Ｂ）部に合わせて厚く設定する必要があ
るのに対して、図９に示す実施例６においては単一の狭
い幅の溝のみであるため、形成するポリシリコンの厚み
は薄くてもよい。したがって、Ｕ型ゲート形成のプロセ
スに要する時間が短縮でき、その結果、プロセスコスト
の低減が可能となる。
【００２３】（実施例７）図１２に本発明による第７の
実施例による電極の平面パターン図を示す。図１２に示
したＡ−Ａ部に対応する断面構造は図１と同一構造であ
る。図１２においては、正六角形のドレイン引き出し領
域８０１の回りに正六角形のソ−ス領域８０２が正六角
形の帯状に配置されている。ドレイン形状を本実施例の
ように正六角形で構成する事により、素子のドレイン−
ソ−ス間耐圧を低下させないのに必要なソ−スセルとド
レインセルとの距離を保ちつつ、ソ−スセル領域の面積
を充分とる事が可能な最密パタ−ン配置となっており、
面積効率が向上するためオン抵抗を更に低減出来る。
実施例による電極の平面パターン図を示す。図１２に示
したＡ−Ａ部に対応する断面構造は図１と同一構造であ
る。図１２においては、正六角形のドレイン引き出し領
域８０１の回りに正六角形のソ−ス領域８０２が正六角
形の帯状に配置されている。ドレイン形状を本実施例の
ように正六角形で構成する事により、素子のドレイン−
ソ−ス間耐圧を低下させないのに必要なソ−スセルとド
レインセルとの距離を保ちつつ、ソ−スセル領域の面積
を充分とる事が可能な最密パタ−ン配置となっており、
面積効率が向上するためオン抵抗を更に低減出来る。
【００２４】（実施例８）図１３に本発明第８の実施例
による電極平面パターンと主要部断面図を示す。図１３
（ａ）に各電極の平面パターン図と図１３（ｂ）に図１
３（ａ）におけるＡ−Ａ部に対応する断面構造図を示
す。本実施例においては、ストライプ状に配置されたソ
−ス領域９０２の中に、ドレイン引き出し領域９０１が
規則的に配置されている。本実施例の場合ドレインセル
同志の間にストライプ状のソ−ス領域９０２が２列配置
されているが、本発明における実施例２で記したよう
に、埋込層のシ−ト抵抗に応じてドレイン引き出し領域
間のストライプ状ソ−ス領域列の数を変化させればよ
い。
による電極平面パターンと主要部断面図を示す。図１３
（ａ）に各電極の平面パターン図と図１３（ｂ）に図１
３（ａ）におけるＡ−Ａ部に対応する断面構造図を示
す。本実施例においては、ストライプ状に配置されたソ
−ス領域９０２の中に、ドレイン引き出し領域９０１が
規則的に配置されている。本実施例の場合ドレインセル
同志の間にストライプ状のソ−ス領域９０２が２列配置
されているが、本発明における実施例２で記したよう
に、埋込層のシ−ト抵抗に応じてドレイン引き出し領域
間のストライプ状ソ−ス領域列の数を変化させればよ
い。
【００２５】（実施例９）図１４に本発明による第９の
実施例の電極平面パターンと主要部断面図を示す。図１
４（ａ）は平面パターン配置図を、図１４（ａ）の平面
図におけるＡ−Ａ部およびＢ−Ｂ部に対応する断面構造
図をそれぞれ図１４（ｂ）及び（ｃ）に示す。図１４
（ｃ）のＢ−Ｂ断面図はこれまで述べてきた実施例と同
様に各ソース領域においてＰ型ベース領域１１０９にも
コンタクトを取れるようにソース電極１１０３とＰ型ベ
ース領域が接しているが、図１４（ｂ）のＡ−Ａ断面図
においてはＰ型ベース領域１１０９にはコンタクトを取
らずソース領域１１０４のみがソース電極１１０３と接
している。
実施例の電極平面パターンと主要部断面図を示す。図１
４（ａ）は平面パターン配置図を、図１４（ａ）の平面
図におけるＡ−Ａ部およびＢ−Ｂ部に対応する断面構造
図をそれぞれ図１４（ｂ）及び（ｃ）に示す。図１４
（ｃ）のＢ−Ｂ断面図はこれまで述べてきた実施例と同
様に各ソース領域においてＰ型ベース領域１１０９にも
コンタクトを取れるようにソース電極１１０３とＰ型ベ
ース領域が接しているが、図１４（ｂ）のＡ−Ａ断面図
においてはＰ型ベース領域１１０９にはコンタクトを取
らずソース領域１１０４のみがソース電極１１０３と接
している。
【００２６】第９の実施例においては、３つのドレイン
引き出し領域１００１を取り囲んでソ−ス領域１１０４
が配置され、該パタ−ンを基本として繰り返し配置され
ている。本実施例の場合、Ｐ型ベ−ス領域１１０９とソ
−ス電極１１０３とはＰ型ベースコンタクト付ソース領
域１００２にて接続し、Ｐ型ベースコンタクト無しソー
ス領域１００３においてはソ−ス領域１１０４の幅を縮
小しているので基本パタ−ンの繰り返しピッチを小さく
することが可能となり、単位面積当りのチャネルの周囲
長を向上する事が可能で、素子のさらなる低オン抵抗化
が可能となる。
引き出し領域１００１を取り囲んでソ−ス領域１１０４
が配置され、該パタ−ンを基本として繰り返し配置され
ている。本実施例の場合、Ｐ型ベ−ス領域１１０９とソ
−ス電極１１０３とはＰ型ベースコンタクト付ソース領
域１００２にて接続し、Ｐ型ベースコンタクト無しソー
ス領域１００３においてはソ−ス領域１１０４の幅を縮
小しているので基本パタ−ンの繰り返しピッチを小さく
することが可能となり、単位面積当りのチャネルの周囲
長を向上する事が可能で、素子のさらなる低オン抵抗化
が可能となる。
【００２７】（実施例１０）図１５は本発明第１０の実
施例における電極平面パターンと断面図である。図１５
（ａ）に平面パターン図および図１５（ｂ）に図１５
（ａ）におけるＡ−Ａ部断面図を示す。Ｐ型ベースコン
タクト付ソース領域１２０２はソース領域のうち４隅の
みであり、他はＰ型ベースコンタクト無しソース領域１
２０３である。従って、図１４（ｂ）の断面Ａ−Ａにお
いては、Ｐ型ベース領域とソ−ス電極との接続が不要な
のでソース領域幅の縮小が可能となり、その結果図１８
（ａ）に示すようなジグザグのソ−ス領域とすることが
可能となるので単位面積当りのチャネルの周囲長を短縮
する事が可能で、素子のさらなる低オン抵抗化が可能と
なる。
施例における電極平面パターンと断面図である。図１５
（ａ）に平面パターン図および図１５（ｂ）に図１５
（ａ）におけるＡ−Ａ部断面図を示す。Ｐ型ベースコン
タクト付ソース領域１２０２はソース領域のうち４隅の
みであり、他はＰ型ベースコンタクト無しソース領域１
２０３である。従って、図１４（ｂ）の断面Ａ−Ａにお
いては、Ｐ型ベース領域とソ−ス電極との接続が不要な
のでソース領域幅の縮小が可能となり、その結果図１８
（ａ）に示すようなジグザグのソ−ス領域とすることが
可能となるので単位面積当りのチャネルの周囲長を短縮
する事が可能で、素子のさらなる低オン抵抗化が可能と
なる。
【００２８】（実施例１１）図１６に本発明による第１
１の実施例における断面図を示す。図１６においては埋
込層として低抵抗シリサイド層１３０３が第１の基板１
３０４の一主面に形成されている。低抵抗シリサイド層
１３０３を形成する事により、ソース領域１３０２から
ドレイン引き出し領域１３０１を接続する時の接続抵抗
を低減する事が可能で、素子の低オン抵抗化が図れる。
低抵抗シリサイド層１３０３の形成には予め第２の基板
１３０５に低抵抗シリサイド層１３０３０を公知の方法
で形成したのち、第１の基板１３０５とウェハボンディ
ングし所定の厚さまで研磨するなどの方法で形成でき
る。ここで第１の基板としては通常のシリコン基板でも
よいし、表面の全部又は一部に絶縁膜が形成された基板
を用いて完成基板の内部に絶縁膜を埋め込んだ構成にし
てもよい。絶縁膜が形成された基板を用いるとＰＮ接合
により分離する場合に比べて絶縁性能が上がりラッチア
ップを完全に防げる等の効果が現われる。
１の実施例における断面図を示す。図１６においては埋
込層として低抵抗シリサイド層１３０３が第１の基板１
３０４の一主面に形成されている。低抵抗シリサイド層
１３０３を形成する事により、ソース領域１３０２から
ドレイン引き出し領域１３０１を接続する時の接続抵抗
を低減する事が可能で、素子の低オン抵抗化が図れる。
低抵抗シリサイド層１３０３の形成には予め第２の基板
１３０５に低抵抗シリサイド層１３０３０を公知の方法
で形成したのち、第１の基板１３０５とウェハボンディ
ングし所定の厚さまで研磨するなどの方法で形成でき
る。ここで第１の基板としては通常のシリコン基板でも
よいし、表面の全部又は一部に絶縁膜が形成された基板
を用いて完成基板の内部に絶縁膜を埋め込んだ構成にし
てもよい。絶縁膜が形成された基板を用いるとＰＮ接合
により分離する場合に比べて絶縁性能が上がりラッチア
ップを完全に防げる等の効果が現われる。
【００２９】（実施例１２）図１７に本発明による第１
２の実施例における断面図を示す。図１７においてはド
レイン引き出し領域１４０１としてトレンチが形成さ
れ、該トレンチ内に例えば低抵抗の多結晶シリコンやＡ
ｌといった低抵抗導電層を形成することにより、ドレイ
ン電極１４０４と埋込層１４０３を導通させている。本
実施例においては、ドレイン引き出し領域の抵抗を低減
することが可能で素子の低オン抵抗化が図れる。また、
トレンチでドレイン引き出し領域を形成しているので、
第１から第１１の各実施例におけるような深くて幅広の
拡散層によるドレイン引き出し領域が必要なく、ドレイ
ン引きだし領域を縮小する事が可能で素子の集積度を向
上させ低オン抵抗化が可能となる。
２の実施例における断面図を示す。図１７においてはド
レイン引き出し領域１４０１としてトレンチが形成さ
れ、該トレンチ内に例えば低抵抗の多結晶シリコンやＡ
ｌといった低抵抗導電層を形成することにより、ドレイ
ン電極１４０４と埋込層１４０３を導通させている。本
実施例においては、ドレイン引き出し領域の抵抗を低減
することが可能で素子の低オン抵抗化が図れる。また、
トレンチでドレイン引き出し領域を形成しているので、
第１から第１１の各実施例におけるような深くて幅広の
拡散層によるドレイン引き出し領域が必要なく、ドレイ
ン引きだし領域を縮小する事が可能で素子の集積度を向
上させ低オン抵抗化が可能となる。
【００３０】（実施例１３）図１８に本発明による第１
３の実施例の電極平面パターンを示す。図１８において
はＵ型ゲート１５０２と、ドレイン引き出し領域１５０
１及びソース領域１５０３との境界を丸めていることに
特徴がある。その他は断面図を含め第１の実施例と同様
である。
３の実施例の電極平面パターンを示す。図１８において
はＵ型ゲート１５０２と、ドレイン引き出し領域１５０
１及びソース領域１５０３との境界を丸めていることに
特徴がある。その他は断面図を含め第１の実施例と同様
である。
【００３１】本実施例においては、溝状に形成されるＵ
型ゲートを平面的に見たときコーナ部が丸められている
ために応力集中や電界集中を避けることが可能となり、
半導体装置製造上において、また、実際の動作上におい
ても信頼性向上を図ることが出来る。
型ゲートを平面的に見たときコーナ部が丸められている
ために応力集中や電界集中を避けることが可能となり、
半導体装置製造上において、また、実際の動作上におい
ても信頼性向上を図ることが出来る。
【００３２】
【発明の効果】以上説明して来たように本発明によれ
ば、溝型半導体装置において低抵抗の埋込領域と、上記
低抵抗の埋込層領域とドレイン電極とを低抵抗で導通さ
せる高濃度拡散層または低抵抗材料を充填したトレンチ
領域を具備し、同時にドレイン引き出し領域の周囲を部
分的にとり囲むようにソ−ス領域を配置する事により、
セルの集積度を格段に向上させ素子のオン抵抗を飛躍的
に低減することが可能となる。
ば、溝型半導体装置において低抵抗の埋込領域と、上記
低抵抗の埋込層領域とドレイン電極とを低抵抗で導通さ
せる高濃度拡散層または低抵抗材料を充填したトレンチ
領域を具備し、同時にドレイン引き出し領域の周囲を部
分的にとり囲むようにソ−ス領域を配置する事により、
セルの集積度を格段に向上させ素子のオン抵抗を飛躍的
に低減することが可能となる。
【図１】本発明による第１の実施例における電極平面パ
ターン配置図及び断面図。
ターン配置図及び断面図。
【図２】本発明による第２の実施例における電極平面パ
ターン配置図及び断面図。
ターン配置図及び断面図。
【図３】本発明による第１の実施例におけるオン抵抗を
モデル化した図。
モデル化した図。
【図４】本発明による第２の実施例におけるオン抵抗を
モデル化した図。
モデル化した図。
【図５】オン抵抗とＮ＋型埋込層のシート抵抗との関係
を示す図。
を示す図。
【図６】本発明による第３の実施例における電極平面パ
ターン配置図及び断面図。
ターン配置図及び断面図。
【図７】本発明による第４の実施例における電極平面パ
ターン配置図及び断面図。
ターン配置図及び断面図。
【図８】本発明による第５の実施例における電極平面パ
ターン配置図。
ターン配置図。
【図９】本発明による第６の実施例における電極平面パ
ターン配置図。
ターン配置図。
【図１０】本発明による第５及び第６の実施例における
電極平面パターン配置図。
電極平面パターン配置図。
【図１１】Ｕ型ゲート形成法を示すための説明図。
【図１２】本発明による第７の実施例における電極平面
パターン配置図。
パターン配置図。
【図１３】本発明による第８の実施例における電極平面
パターン配置図及び断面図。
パターン配置図及び断面図。
【図１４】本発明による第９の実施例における電極平面
パターン配置図及び断面図。
パターン配置図及び断面図。
【図１５】本発明による第１０の実施例における電極平
面パターン配置図及び断面図。
面パターン配置図及び断面図。
【図１６】本発明による第１１の実施例における断面
図。
図。
【図１７】本発明による第１２の実施例における断面
図。
図。
【図１８】本発明による第１３の実施例における電極平
面パターン配置図。
面パターン配置図。
【図１９】溝型半導体装置の第１の従来例を示す電極の
平面パターン配置図及び断面図。
平面パターン配置図及び断面図。
【図２０】溝型半導体装置の第２の従来例を示す断面
図。
図。
【図２１】溝型半導体装置の第３の従来例を示す電極の
平面パターン配置図及び断面図。
平面パターン配置図及び断面図。
１ ドレイン電極 ６ 第１の埋
込抵抗 ２ ソース電極 ７ 第１のセ
ル抵抗 ３ ゲート電極 ８ 第２の埋
込抵抗 ４ ソース領域 ９ 第２のセ
ル抵抗 ５ 引き出し抵抗 １１ 電極 １４ 耐圧層 １２ 基板 １７ ソース
領域 １３ 埋込層 １９ 引き出
し領域 ２４ ゲート用ポリシリコン ２５ ゲート
電極 ２６ ソース電極 ３１ 基板 ３５ ソース
領域 ３２ 埋込層 ３６ ソース
取り出し用領域 ３３ エピタキシャル層 ３８ ドレイ
ン取り出し用領域 ３４ ドレイン領域 ３９ ゲート ４０ ゲート ４３ ドレイ
ン電極 ４１ 絶縁層 ４４ 絶縁層 ４２ ソース電極 ４５ ドレイ
ン電極配線部 １０１ 基板 １１０ ベー
ス領域 １０２ 埋込層 １１１ 第１
層層間絶縁膜 １０３ エピタキシャル層 １１２ 第２
層層間絶縁膜 １０４ Ｎウェル領域 １１３ 第２
層ドレイン電極 １０５ ソース領域 ２０１ ソー
ス領域 １０６ Ｕ型ゲート部 ２０２ ドレ
イン引き出し領域 １０７ ドレイン引き出し領域 ３０１ ドレ
イン引き出し領域 １０８ ソース電極 ３０２ ソー
ス領域 １０９ ドレイン電極 ３０３ Ｕ型
ゲート ４０１ ドレイン引き出し領域 ７０１ Ｕ型
ゲート形成時のＵ溝 ４０２ ソース領域 ７０２ ゲー
ト酸化膜 ４０３ Ｕ型ゲート ７０３ ゲー
ト用ポリシリコン ５０１ ドレイン引き出し領域 ７０４ Ｕゲ
ート ５０２ ソース領域 ８０１ ドレ
イン引き出し領域 ５０３ Ｕ型ゲート ８０２ ソー
ス領域 ５０４ 接続点 ８０３ Ｕ型
ゲート ６０１ ドレイン引き出し領域 ９０１ ドレ
イン引き出し領域 ６０２ ソース領域 ９０２ ソー
ス領域 ６０３ Ｕ型ゲート ９０３ Ｕ型
ゲート ６０４ 接続点 １００１ ドレイン引き出し領域 １２０３ Ｐベースコンタクト無 １００２ Ｐベースコンタクト付 ソース領域 ソース領域 １２０４ Ｕ型ゲート １００３ Ｐベースコンタクト無 １３０１ ドレイン引き出し領域 ソース領域 １３０２ ソース領域 １００４ Ｕ型ゲート １３０３ 低
抵抗シリサイド層 １１０１ 第２層ドレイン電極 １３０４ 第
１の基板 １１０３ ソース電極 １３０５ 第
２の基板 １１０４ ソース領域 １４０１ ド
レイン引き出し領域 １１０５ Ｎウェル領域 １４０２ ソ
ース領域 １１０６ Ｕ型ゲート １４０３ 埋
込層 １１０８ 埋込層 １４０４ ド
レイン電極 １１０９ ベース領域 １５０１ ド
レイン引き出し領域 １２０１ ドレイン引き出し領域 １５０２ Ｕ
型ゲート １２０２ Ｐベースコンタクト付 １５０３ ソース領域 ソース領域
込抵抗 ２ ソース電極 ７ 第１のセ
ル抵抗 ３ ゲート電極 ８ 第２の埋
込抵抗 ４ ソース領域 ９ 第２のセ
ル抵抗 ５ 引き出し抵抗 １１ 電極 １４ 耐圧層 １２ 基板 １７ ソース
領域 １３ 埋込層 １９ 引き出
し領域 ２４ ゲート用ポリシリコン ２５ ゲート
電極 ２６ ソース電極 ３１ 基板 ３５ ソース
領域 ３２ 埋込層 ３６ ソース
取り出し用領域 ３３ エピタキシャル層 ３８ ドレイ
ン取り出し用領域 ３４ ドレイン領域 ３９ ゲート ４０ ゲート ４３ ドレイ
ン電極 ４１ 絶縁層 ４４ 絶縁層 ４２ ソース電極 ４５ ドレイ
ン電極配線部 １０１ 基板 １１０ ベー
ス領域 １０２ 埋込層 １１１ 第１
層層間絶縁膜 １０３ エピタキシャル層 １１２ 第２
層層間絶縁膜 １０４ Ｎウェル領域 １１３ 第２
層ドレイン電極 １０５ ソース領域 ２０１ ソー
ス領域 １０６ Ｕ型ゲート部 ２０２ ドレ
イン引き出し領域 １０７ ドレイン引き出し領域 ３０１ ドレ
イン引き出し領域 １０８ ソース電極 ３０２ ソー
ス領域 １０９ ドレイン電極 ３０３ Ｕ型
ゲート ４０１ ドレイン引き出し領域 ７０１ Ｕ型
ゲート形成時のＵ溝 ４０２ ソース領域 ７０２ ゲー
ト酸化膜 ４０３ Ｕ型ゲート ７０３ ゲー
ト用ポリシリコン ５０１ ドレイン引き出し領域 ７０４ Ｕゲ
ート ５０２ ソース領域 ８０１ ドレ
イン引き出し領域 ５０３ Ｕ型ゲート ８０２ ソー
ス領域 ５０４ 接続点 ８０３ Ｕ型
ゲート ６０１ ドレイン引き出し領域 ９０１ ドレ
イン引き出し領域 ６０２ ソース領域 ９０２ ソー
ス領域 ６０３ Ｕ型ゲート ９０３ Ｕ型
ゲート ６０４ 接続点 １００１ ドレイン引き出し領域 １２０３ Ｐベースコンタクト無 １００２ Ｐベースコンタクト付 ソース領域 ソース領域 １２０４ Ｕ型ゲート １００３ Ｐベースコンタクト無 １３０１ ドレイン引き出し領域 ソース領域 １３０２ ソース領域 １００４ Ｕ型ゲート １３０３ 低
抵抗シリサイド層 １１０１ 第２層ドレイン電極 １３０４ 第
１の基板 １１０３ ソース電極 １３０５ 第
２の基板 １１０４ ソース領域 １４０１ ド
レイン引き出し領域 １１０５ Ｎウェル領域 １４０２ ソ
ース領域 １１０６ Ｕ型ゲート １４０３ 埋
込層 １１０８ 埋込層 １４０４ ド
レイン電極 １１０９ ベース領域 １５０１ ド
レイン引き出し領域 １２０１ ドレイン引き出し領域 １５０２ Ｕ
型ゲート １２０２ Ｐベースコンタクト付 １５０３ ソース領域 ソース領域
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平２−36561（ＪＰ，Ａ) 特開 平６−151867（ＪＰ，Ａ) 特開 平５−251699（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/78 H01L 21/768
Claims (7)
- 【請求項１】半導体基板の第１主面側にドレイン電極と
ソース電極とゲート電極を有し、該ゲート電極が前記第
１主面側に形成された溝の内部にゲート絶縁膜を介して
形成されており、 前記第１主面側に第１導電型によるドレイン領域が形成
されており、前記ドレイン領域の上部に第２導電型のベ
ース領域が形成されており、前記ベース領域の上部に第
１導電型のソース領域が形成されており、 前記ベース領域とソース領域を貫通するように前記ゲー
ト電極が形成されており、 前記ドレイン領域の底部に第１導電型の高濃度不純物領
域または低抵抗領域が形成されており、該高濃度不純物
領域または低抵抗領域と前記ドレイン電極を接続するド
レイン引き出し領域およびドレイン開口部が形成されて
おり、 前記ベース領域及びソース領域を前記ソース電極と接続
するためのソース開口部が形成されている、いわゆる横
型のＵＭＯＳにおいて、 前記ソ−ス電極と該ドレイン電極が上下に重なった部分
を有する、いわゆる２層配線構造を有し、 前記ドレイン開口部とソ−ス開口部が規則的に所定のピ
ッチで配置されており、ドレイン開口部の枠に相似な形
に沿ってドレイン開口部の周囲を取り囲むように複数の
ソ−ス開口部が列状に配置されて形成され、 前記ソース開口部の周囲に該ゲート電極が形成されてい
る事を特徴とする溝型半導体装置。 - 【請求項２】請求項１に記載の溝型半導体装置におい
て、 隣り合う二つのドレイン開口部の間に複数列の列状ソ−
ス開口部が形成されたことを特徴とする溝型半導体装
置。 - 【請求項３】半導体基板の第１主面側にドレイン電極と
ソース電極とゲート電極を有し、該ゲート電極が前記第
１主面側に形成された溝の内部にゲート絶縁膜を介して
形成されており、 前記第１主面側に第１導電型によるドレイン領域が形成
されており、前記ドレイン領域の上部に第２導電型のベ
ース領域が形成されており、前記ベース領域の上部に第
１導電型のソース領域が形成されており、 前記ベース領域とソース領域を貫通するように前記ゲー
ト電極が形成されており、 前記ドレイン領域の底部に低抵抗領域または高濃度不純
物領域が形成されており、該低抵抗領域または高濃度不
純物領域と前記ドレイン電極を接続するドレイン引き出
し領域およびドレイン開口部が形成されており、 前記ベース領域及びソース領域を前記ソース電極と接続
するためのソース開口部が形成されている、いわゆる横
型のＵＭＯＳにおいて、 前記ソ−ス電極と前記ドレイン電極が上下に重なった部
分を有する、いわゆる２層配線構造を有し、 前記ドレイン開口部とソ−ス開口部が規則的に所定のピ
ッチで配置されており、ドレイン開口部の枠に相似な形
に沿ってドレイン開口部の周囲を取り囲むようにストラ
イプ状のソ−ス開口部が形成され、 前記ソース開口部の周囲に前記ゲート電極が形成されて
いる事を特徴とする溝型半導体装置。 - 【請求項４】請求項３に記載の溝型半導体装置におい
て、 隣り合う二つのドレイン開口部の間に複数列のストライ
プ状ソ−ス開口部が形成されたことを特徴とする溝型半
導体装置。 - 【請求項５】請求項１乃至請求項４のいずれかに記載の
溝型半導体装置において、 前記低抵抗領域は、低抵抗シリサイド層で形成されたも
のであることを特徴とする溝型半導体装置。 - 【請求項６】請求項１乃至請求項５のいずれかに記載の
溝型半導体装置において、 前記ドレイン引き出し領域は、トレンチの中に低抵抗材
料を設けた低抵抗導電層で形成したものであることを特
徴とする溝型半導体装置。 - 【請求項７】請求項１乃至請求項６のいずれかに記載の
溝型半導体装置において、該ゲート電極と、該ドレイン
開口部及び該ソース開口部との境界部の角が丸められて
いることを特徴とする溝型半導体装置。
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