JP6495272B2 - Ｍｏｓ−バイポーラ素子 - Google Patents

Ｍｏｓ−バイポーラ素子 Download PDF

Info

Publication number
JP6495272B2
JP6495272B2 JP2016528598A JP2016528598A JP6495272B2 JP 6495272 B2 JP6495272 B2 JP 6495272B2 JP 2016528598 A JP2016528598 A JP 2016528598A JP 2016528598 A JP2016528598 A JP 2016528598A JP 6495272 B2 JP6495272 B2 JP 6495272B2
Authority
JP
Japan
Prior art keywords
region
well region
trench
semiconductor
well
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2016528598A
Other languages
English (en)
Other versions
JP2016527722A (ja
JP2016527722A5 (ja
Inventor
マダシル，サンカラ
Original Assignee
エコ・セミコンダクターズ・リミテッド
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by エコ・セミコンダクターズ・リミテッド filed Critical エコ・セミコンダクターズ・リミテッド
Publication of JP2016527722A publication Critical patent/JP2016527722A/ja
Publication of JP2016527722A5 publication Critical patent/JP2016527722A5/ja
Application granted granted Critical
Publication of JP6495272B2 publication Critical patent/JP6495272B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
    • H01L29/66333—Vertical insulated gate bipolar transistors
    • H01L29/66348—Vertical insulated gate bipolar transistors with a recessed gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/407—Recessed field plates, e.g. trench field plates, buried field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
    • H01L29/7404—Thyristor-type devices, e.g. having four-zone regenerative action structurally associated with at least one other device

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Thyristors (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Description

本発明はＭＯＳ−バイポーラ素子に関し、さらに詳しくは、クラスター化絶縁ゲートバイポーラトランジスタ（ＣＩＧＢＴ）及びその作製のためのプロセスに関する。
従来、小電力用途及び中電力用途にはパワー金属酸化物電界効果トランジスタ（ＭＯＳＦＥＴ）が用いられてきた。しかし、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）が、そのより低いオン状態電力損失及びより大きい電流密度により、一層優れたスイッチング性能を可能にすることがわかってきた。ＩＧＢＴの電力定格は徐々に大きくなっていて、高電圧直流（ＨＤＶＣ）インバータシステム及びトラクション伝導装置制御のような中電力用途においてサイリスタを置き換えると予想される。
ＭＯＳゲート型サイリスタ（ＭＧＴ）素子は、より小さい順方向電圧降下及び改善された電流密度を示すから、トランジスタ型素子に対する有望な代替と見なされてきた。特許文献１に説明されるＣＩＧＢＴは、全ての動作条件下で高アノード電圧からカソードセルを保護する独特のセルフクランピング機能をもつ、ＭＯＳゲート型サイリスタ素子である。このセルフクランピング機能は、高ゲートバイアス時の電流飽和も可能にし、低スイッチング損失も提供し、その低オン状態電圧及び高電圧遮断能力はＣＩＧＢＴをＩＧＢＴへの代替として極めて好適にする。
国際公開第０１／１８８７６号
本発明の課題は、ＣＩＧＢＴ技術を用いる、カソードセル構造及びその作製方法を提供することにある。
本発明にしたがえば、
第１及び第２の導電型の内の少なくとも１つのカソード領域がその中に配されていて、導電コンタクトによって相互に接続されている、第１の導電型のベース領域、
第２導電型の第１ウエル領域、
第１導電型の第２ウエル領域、
第２導電型のドリフト領域、
第１導電型のアノード領域、及び
アノードコンタクト、
を含む少なくとも１つのセルを有し、
それぞれのセルが第１ウエル領域内に配され、第１ウエル領域が第２ウエル領域内に配されている、
半導体素子が提供され、
素子は、縦方向で第２ウエル領域及びドリフト領域と交差し、横方向でベース領域及び第１ウエル領域と交差する、細長トレンチを有し、
絶縁膜がトレンチの内表面を実質的に覆うように設けられ、
ゲートがトレンチを実質的に埋めるように絶縁膜上に設けられ、
素子は、素子の動作中に、ベース領域と第１ウエル領域の間の接合における空乏領域が第１ウエル領域と第２ウエル領域の間の接合まで延びることができ、よって第１ウエル領域の電位をアノードコンタクトの電位のいかなる上昇からも実質的に絶縁するように構成される。
本発明の第１の実施形態例において、トレンチは横方向で第１ウエル及び第２ウエルと交差するように構成され、この場合、トレンチは、必要に応じて、第２ウエル領域の全厚を貫通してドリフト領域に延び込むことができるか、またはできない。したがって、トレンチは第２ウエル領域に必ずしも延び込めるとは限らないが、延び込む場合には、第２ウエル内で終端することができ、あるいは第２ウエルの全厚を貫通してドリフト領域に延び込むことができる。これは、例えば、所要の素子特性及びプロセス上の制約に依存する。
本発明にしたがえば、上で定めた半導体素子を作製する、
第２導電型の半導体層内に第２ウエル領域を、残余半導体層がドリフト領域を形成するように、形成する工程、
第２ウエル領域内に第１ウエル領域を形成する工程、
第１ウエル領域内にベース領域を形成する工程、及び
カソード領域を形成する工程、
を含む方法も提供し、方法はさらに、
細長トレンチを、縦方向で第２ウエル領域及びドリフト領域と交差し、横方向でベース領域及び第１ウエル領域と交差するように、形成する工程、
を含む。
本発明の一実施形態例において、方法はさらに、
複数の、請求項１に記載の半導体素子を一枚の半導体基板上に形成する工程、素子は１つ以上の実質的に平行な列をなして配置される、及び
それぞれのトレンチが縦方向で第２ウエル領域及びドリフト領域と交差し、横方向で少なくとも１つの半導体素子のベース領域及び第１ウエル領域と交差するように、半導体素子の１つ以上の列に実質的に直交して通る、実質的に平行な列をなす、複数本の細長トレンチを形成する工程、
を含む。
少なくとも１本のトレンチは横方向でそれぞれの半導体素子の第１ウエル領域及び第２ウエル領域と交差するように構成することができるが、それらのトレンチは第２のウエル領域の全厚を貫通しないことが好ましい。
方法はさらに、それぞれのトレンチの内表面上に絶縁層を形成する工程及びそれぞれのトレンチを実質的に埋めるように構成されたゲートを形成する工程を含むことができる。
本発明の一実施形態例において、それぞれの素子または少なくとも１つの素子列は作動するように構成することができる。
しかし、本発明の別の例においては、一部の素子だけが作動するように構成することができ、残余不作動素子はダミーセルと指定される。例えば、一つおきの素子列のそれぞれの素子は作動するように構成することができ、残余素子列の素子はダミーセルと指定される。
本発明の範囲は、実質的に平行な素子列をなして配置された、上に定められたような複数の半導体素子を有し、半導体素子列に実質的に直交する、実質的に平行な列をなして配置された複数本のトレンチを含み、それぞれのトレンチが、それぞれの素子列の素子の、縦方向で第２ウエル領域及びドリフト領域と交差し、横方向で少なくとも１つの半導体素子のベース領域、第１ウエル領域及び第２ウエル領域と交差するように構成されて、絶縁膜がトレンチの内の少なくとも１本の内表面を実質的に覆うように設けられ、ゲートが少なくとも１本のそのようなトレンチを実質的に埋めるように絶縁膜上に形成されている、半導体構造に及ぶ。
図１ａは、本発明の一実施形態例にしたがう、カソード構造の簡略な部分前断面図である。 図１ｂは本発明の一実施形態例にしたがう、ダミートレンチを有するカソード構造の簡略な部分側断面図である。 図１ｃは複数のカソードセルをもつ構造の簡略な平面図である。 図２ａは、本発明の一実施形態例にしたがう、カソード配置形状の簡略な平面図である。 図２ｂは、本発明の別の実施形態例にしたがう、カソード配置形状の簡略な平面図である。 図２ｃは、本発明のまた別の実施形態例にしたがう、カソード配置形状の簡略な平面図である。 図２ｄは、本発明のまた別の実施形態例にしたがう、カソード配置形状の簡略な平面図である。 図２ｅは、本発明のまた別の実施形態例にしたがう、カソード配置形状の簡略な平面図である。 図２ｆは複数のカソードセルをもつ構造の、単一基板上に複数のカソードセルをどのようにしてまとめて構築できるかを説明する、平面図である。 図２ｇは、明確にするため、接続トレンチが省略されている、図２ａの配置形状の平面図である。 図３ａは、本発明の一実施形態例にしたがう、素子の作製プロセスの様々な段階の一つを説明する簡略な断面図である。 図３ｂは、本発明の一実施形態例にしたがう、素子の作製プロセスの様々な段階の一つを説明する簡略な断面図である。 図３ｃは、本発明の一実施形態例にしたがう、素子の作製プロセスの様々な段階の一つを説明する簡略な断面図である。 図３ｄは、本発明の一実施形態例にしたがう、素子の作製プロセスの様々な段階の一つを説明する簡略な断面図である。 図３ｅは、本発明の一実施形態例にしたがう、素子の作製プロセスの様々な段階の一つを説明する簡略な断面図である。 図３ｆは、トレンチの構成を説明するための、本発明の一実施形態例にしたがう素子の単セルの簡略な平面図である。 図４は本発明の一実施形態例にしたがう素子の相対ドーピングプロファイルを示す。 図５は、クラスターを接続するためのプレーナゲートの使用を示す、本発明の一実施形態例にしたがう構造を示す。
本発明の一実施形態例を、単なる例として、添付図面を参照してここで説明する。
図面の図１ａを参照する。図１ａでは、本発明の一実施形態例にしたがって作製されたセルの内部構造を説明するために、コンタクト層、アノード領域及びアノードコンタクトが、またカソード領域も、省略されている。したがって、図１ａは、一般には単結晶シリコンの、半導体材料の基体の一部１０を示す。素子は、上表面にカソードセルのパターンを設けるためにそれを通して拡散がなされるＮ型シリコンから作製された、ＮＰＴ（非パンチスルー）素子である。ＰＴ（パンチスルー）技術及び／またはフィールドストップ（ＦＳ）技術も本発明の範囲内にある。
素子構造は、Ｐウエル２０が拡散でつくり込まれるＮドリフト領域２４を有する。素子は、Ｐウエル内に垂直方向にも水平方向にも広がり、したがって、使用において、主電流経路内に広がるであろう、Ｐ領域２０ｂを残すように、Ｐウエル２０内に拡散でつくり込まれるＮウエル２２をさらに有する。領域２０ｂはＭＯＳＦＥＴゲート１４０が上に重なるチャネルを与える。図１ａ，１ｂ及び１ｃにおいて、ゲート酸化物は黒地で示される。
Ｎウエル２２内に、カソードセルのクラスターが、トレンチで分離されて、設けられる。それぞれのセルは構造が同じであり、よってそれらの内の１つだけが詳細に説明される。すなわち、それぞれのセルはＮウエル２２内に拡散でつくり込まれた浅いＰベース３２を有する。
本発明の一実施形態にしたがう素子に対する相対ドーピングプロファイルが図面の図４に示される。
拡散は全て、例えば複数の通常のリソグラフィ工程を用い、上表面を通してなされる。これらの拡散を達成するために用いられる特定のプロセスは本発明に必須ではなく、拡散領域を得るためのいずれか既知のプロセスを用いることができ、したがって、そのプロセスのいかなる詳細もこれ以上説明されることはない。しかし、これらの領域に選択的にまたはそうではなしに関わる、エピタキシーのような、成長プロセスでこの素子構造を形成することが可能であり、このプロセスが、特に炭化シリコン素子のような広バンドギャップ素子に、ただし排他的ではなしに、適用可能であることは、当業者によって認められるであろう。
図面の図１ｂを次に参照すれば、先述したように、Ｎウエルはカソードセルのクラスターを収め、それぞれのセルは同じ対称構造を有する。セルは、それぞれのセルのゲート構造によって交差される単Ｐベース領域３２に形成される。ゲート構造は、表面２６からエッチングで掘り込まれ、表面からＰウエル領域２０に延び込む、トレンチ４０を有する。別の実施形態において、トレンチ４０はＮウエル領域にしか延び込まないか、あるいはＰウエルの厚さを貫通してドレイン領域２０に延び込む。多結晶シリコンゲート３８がトレンチ内に配され、ゲート酸化物３３によって隣接するシリコン材料から絶縁される。
本発明の一実施形態例において、トレンチゲートの形成後、Ｐ＋領域３４が選択拡散によってＰベース３２につくり込まれ、次いで、Ｎ＋カソード領域３６が拡散でＰ＋領域３４につくり込まれる。カソード領域はＰ＋ベース領域３４と非整流性接合を形成する。別の実施形態例において、Ｐ＋領域３４及びカソード領域３６はトレンチ４０の形成前に形成され、よって、Ｐ＋領域３４及びカソード領域３６を、またＰベース領域３２及びＮウエル２２も、貫通するようにトレンチを形成することができる。
したがって、いずれの場合にも、表面に隣接して、Ｎ＋領域３６がベース材料３２内に形成される。領域１３２ａ及び１３２ｂはそれぞれ、各々がＰウエル２０の領域１２２にソース３６及びドレインを有する、ＭＯＳＦＥＴのチャネルをゲートによって与える。ゲートはＰウエルに被着されたカソード／ソースコンタクト金属膜（１４０：図１ａ）からの電気伝導を制御する。図１ｂにおいて、カソードコンタクトはぞれぞれのソース領域３６まで広がる金属膜によって与えられ、表面２６においてコンタクトはＮ＋領域３６とＰベース３４の間のＰＮ接合をまたぐことに気付くであろう。
Ｐ＋アノード領域１４がドリフト領域２４の下表面上に形成され、アノードコンタクト１６がアノード領域１４につくられる。
いくつかの場合、カソードセルのＮウエルと隣接セルのＮウエルの間の離隔を大きくするため、構造内にいわゆる「ダミーセル」を設けることが必要になり得る。これは図１ｂに示されるように単に１つのセルを含めることにより、ただしそのセルをフローティングのままにするかまたは接地し、したがって不作動にすることによって達成され得る。ダミーセルにおいて、ｎ＋領域はない。それゆえ、ダミーセルをカソードに接続してもしなくても差し支えない。これらのダミーセルはクラスター内に離ればなれに分散させることができる。さらに、作動セル内のいくつかのトレンチ４０ａは「ダミートレンチ」と指定することができる。これは図１ｂの構成において、単にダミートレンチとして指定されたトレンチに対するカソードコンタクト３７を省略して、それらを休止状態または不作動のままにすることによって達成される。構造内のダミーセルの数及び作動セル内のダミートレンチの数は、設計、用いられる製造プロセス及び所要の素子特性に依存する。しかし、カソードセル構造におけるダミーセルの使用により、オン状態損失とターンオフ損失の間のトレードオフを改善され得ることが示されている。上述したように、ダミーセルはフローティングのままにするかまたは接地することができる。ダミーセル及びダミートレンチはまとめて接地するかまたはフローティングのままにしておくことができる。ダミートレンチもフローティングのままにしておくことができる。
上述した素子に用いるための可能な多くの様々なトレンチ構成が思い描かれる。図面の図２ａ、２ｂ、２ｃ、２ｄ及び２ｅをここで参照すれば、４つの異なる可能なストライプ型カソード配置形状が示されている。図２ａは、全カソードが「活」コンポーネントであるように、１００％がコンタクトであり、軸に沿ってダミーコンポーネントが全く設けられていない、ストライプ型構造を示す。これは、（他のカソードクラスターへの）接続トレンチが省略されている、図面の図２ｇに一層明確に示される。図２ｂは活性セル毎に１つのダミーセルがある場合を示し、トレンチ４０間の黒地領域３００がダミー領域である。図示される構成において、ダミーはＹ軸に沿って配置される。図２ｃは単位トレンチ毎に２つのダミーがある場合を示し、図２ｄは単位トレンチ毎に３つのダミーがある場合を示す。
図２ｅはダミー３００がトレンチ４０に直交して配置されている場合を示す。
カソードクラスターはまとめて構築することができる。例えば、図面の図１ｃ及び２ｆを参照すれば、カソードセルのブロック１００間に複数本の平行「ストライプ」またはトレンチ４０があるストライプ型構成が示され、それぞれのセルにはゲートコンタクト（図示せず）のセットが与えられ、それぞれのセルはゲートコンタクトにより、トレンチ１０２を介して、電源に接続される。これらの接続トレンチが図示される態様で、すなわち縦方向及び／または横方向にデバイスにかかるように、構成される必要はないことは了解されるであろう−多数の別の構成、例えばジグザグパターンが思い浮かび、本発明はこの点に関して全く限定されない。用いられる特定の装置の負荷条件に依存して、多くのトレンチゲートをクラスター間に分散させることができる。しかし、図２ｂにでは「活」ブロック間により広いスペースがあり、図２ｃ及び２ｄでもスペースはやはり広い。これらのスペースに「ダミー」トレンチは必ずしも必要ではない。しかし、エッチング及びリソグラフィの容易さを含む、作製上の制約により、設計毎にリソグラフィまたはエッチングのマスクを変えなければならなくなることを避けるためには、これが望ましいことであり得る。全ての構成において、図１ｂに示されるように、同じトレンチが、縦方向でそれぞれの素子のドリフト領域及びＰウエル領域と交差し、また横方向でベース領域、Ｎウエル領域及びＰウエル領域とも交差することがわかる。
図面の図５に示されるように、クラスターセルを接続するためにプレーナゲートが用いられ得ることは了解されるであろう。
図１ｂをさらに参照すれば、ゲートに閾電圧より大きい正バイアスを印加すると、カソードＭＯＳＦＥＴがオンになり、Ｎドリフト領域２４に電子が供給される。アノード電圧がバイポーラ立ち上がり電圧より大きいと、正孔がアノードから注入される。しかし、正孔が直接にカソード領域に流れ込む経路はない。この結果、Ｐウエル領域２０の電位が高くなる。Ｎ領域２２の濃度は素子の総合性能に重要な役割を果たし、電荷蓄積ＩＧＢＴ（ＣＳ−ＩＧＢＴ）の場合のように、正孔に対する障壁を形成するに必要な臨界値より大きい。制御ゲートがオンであれば、Ｎウエル２２はＮウエル領域に形成された蓄積領域及びＰベース領域３２内の反転チャネルを介してカソード電位に結合される。ＰウエルとＮウエルの接合の電位差が内蔵電位より大きくなると、サイリスタが動作し始めることになる。
サイリスタがオンになると、Ｎウエル２２／Ｐウエル２０の電位はアノード電圧のさらなる上昇とともに高くなる。この電位上昇によりＰベース３２／Ｎウエル２２空乏領域が拡大する。Ｎウエル２２の濃度はＰベース３２の濃度より低いから、空乏領域は主にＮウエル領域内に広がる。（ドーピング濃度、Ｎウエル深さ、Ｐベース深さ及びＭＯＳチャネル飽和特性によって決定される）ある電圧において、空乏領域はＰウエル／Ｎウエル接合２３に接触し、この点において素子はクランプされる。このセルフクランピング機能が、以降のアノード電位のいかなる上昇もＰウエル２０／Ｎドリフト領域２４だけにかけて降下することを保証する。
素子のターンオフ性能はＩＧＢＴのターンオフ性能と同様である。制御ゲートがオフになると、セルフクランピングがおこるまで、Ｐベース３２／Ｎウエル２２にかかる電位が上昇する。クランプされてしまうと、Ｐウエル２０の幅が広いという性質がＰベース領域３２，３４への正孔の有効な収集を可能にする。
クラスター化絶縁ゲートバイポーラトランジスタの、Ｐウエル及びドリフト領域と縦方向に交差し、ベース、Ｎウエル及びＰウエル領域と横方向に交差するように単一の細長トレンチが用いられる、他の構造が思い描かれることは了解されるであろう。本発明はこの点に関して限定されるつもりはない。
図面の図３ａから３ｈを参照してここで作製プロセスの一例を説明する。すなわち、図３ａを参照すれば、プロセスは上表面２０１及び、上表面２０１と表裏をなす、下表面２０２を有するｎ型半導体２００の作製をもって始まる。次に、図３ｂに示されるように、ｎ型半導体２００の上表面２０１を通して、例えば、フォトリソグラフィ及びイオン注入により、Ｐウエル層２２０が形成される。図面の図３ｃを参照すれば、Ｐウエル層２２０内に、同じく構造の上表面２０１を通して、例えば、フォトリソグラフィ及びイオン注入により、Ｎウエル層２２２が形成される。図３ｄには、Ｎウエル層２２２内に、同じく上表面を通し、同じく、例えば、フォトリソグラフィ及びイオン注入を用いて、形成されたＰベース層２３２が見られる。
次に図面の図３ｅを参照すれば、例えば、ドライエッチングにより、ゲートとしてはたらくことになるトレンチ２４０が選択的に形成される。これらのトレンチ２４０は横方向にＰベース層２３２、Ｎウエル層２２２及びＰウエル層２２０と交差するように形成されるが、トレンチはＮウエル領域２２２内で終端することができ、あるいはＰウエル領域２２０を貫通してドリフト領域に延び込むことができる。トレンチは、図３ｆの簡略な平面図に示されるように、縦方向に、基板２００、Ｐウエル層２２０及びＮウエル層２２２とも交差する。一実施形態例において、トレンチゲートの形成後にＰ＋層２３４及びカソード層２３６が形成されるが、これらの層はトレンチの形成に先立って形成され得る。
図３ｅに戻って参照すれば、トレンチ２４０の内表面がゲート酸化物（絶縁膜２４２）で覆われ、トレンチを埋めるようにゲート電極２４４がゲート酸化膜２４２上に形成される。ゲート電極２４４は、例えば、化学的気相成長法（ＣＶＤ）のような、当業者に既知のいずれか適するプロセスにより、ドープト多結晶シリコンで形成することができる。トレンチ開口を覆って絶縁膜（図示せず）が選択的に形成され、次いで基板の上表面を覆ってカソード電極（図示せず）が形成される。
最後に、ｎ型基板２００の下表面２０２上にＮ＋バッファ層（図示せず）が、必要であれば、形成され、Ｐアノード層が形成される。しかし、ＮＰＴ技術においてバッファ層は必要ではないことが了解されるであろう。
素子のそれぞれの領域及び層が形成される態様に本発明が限定されるとは決して意図されていないことは了解されるであろう。多くの適する堆積方法、エッチング方法及び注入方法の内のいずれか１つは当業者には明らかであろうし、それらは全て本発明の範囲内に入るとされる。
２０ Ｐウエル
２０ｂ Ｐ領域
２２ Ｎウエル
２３ Ｐウエル／Ｎウエル接合
２４ Ｎドリフト領域
２６ 表面
３２ Ｐベース
３３ ゲート酸化物
３４ Ｐ＋領域
３６ Ｎ＋カソード領域
３７ カソードコンタクト
３８ 多結晶シリコンゲート
４０，４０ａ，１０２ トレンチ
１００ カソードセルブロック
１３２ａ，１３２ｂ チャネル領域
１４０ ＭＯＳＦＥＴゲート
２００ ｎ型半導体基板
２２０ Ｐウエル層
２２２ Ｎウエル層
２３２ Ｐベース層
２３４ Ｐ＋層
２３６ カソード層
２４０ トレンチ
２４２ ゲート酸化膜
２４４ ゲート電極
３００ ダミー領域

Claims (14)

  1. 半導体素子であって、
    第１導電型及び第２導電型の少なくとも１つのカソード領域が配された第１導電型のベース領域、
    第２導電型の第１ウエル領域、
    第１導電型の第２ウエル領域、
    第２導電型のドリフト領域、
    第１導電型のアノード領域、及び
    アノードコンタクト、
    を含む複数のセルであって、該複数のセルが導電コンタクトにより相互に接続されているもの、を有し、
    前記セルのそれぞれが前記第１ウエル領域内に配され、前記第１ウエル領域が前記第２ウエル領域内に配されている、
    半導体素子において、
    前記素子が、縦方向で前記第２ウエル領域及び前記ドリフト領域と交差し、横方向で前記ベース領域及び前記第１および第２ウエル領域と交差する、細長トレンチであって、前記第２ウエル領域の全厚の一部に亘って伸びている、細長トレンチを有し、
    絶縁膜が前記トレンチの内表面を実質的に覆うように設けられ、
    第１ゲートが前記トレンチを実質的に埋めるように前記絶縁膜上に形成され、
    前記素子が、前記素子の動作中に、前記ベース領域と前記第１ウエル領域の間の接合における空乏領域が前記第１ウエル領域と前記第２ウエル領域の間の接合まで延びることができ、よって前記第１ウエル領域の電位を前記アノードコンタクトの電位のいかなる上昇からも実質的に絶縁するように構成され、
    前記複数のセルの少なくとも一部のセルが作動し、前記複数のそれ以外のセルがダミーセルとして不作動であるように構成されている、
    ことを特徴とする半導体素子。
  2. 請求項１に記載の半導体素子を作製する方法において、
    第２導電型の半導体層内に前記第２ウエル領域を、残余半導体層が前記ドリフト領域を形成するように、形成する工程、
    前記第２ウエル領域内に前記第１ウエル領域を形成する工程、
    前記第１ウエル領域内に前記ベース領域を形成する工程、及び
    前記カソード領域を形成する工程、
    を含み、
    前記方法がさらに、細長トレンチを、前記トレンチが縦方向で前記第２ウエル領域及び前記ドリフト領域と交差し、横方向で前記ベース領域及び前記第１ウエル領域と交差するように、形成する工程を含み、
    前記方法がさらに、半導体基板上に請求項１に記載の半導体素子を複数作製する工程であって、該半導体素子の一部は作動するように、それ以外の半導体素子はダミーセルとして作動しないように構成する工程を含む、
    ことを特徴とする方法。
  3. 前記トレンチの各々が前記カソード領域の各々の形成に先立って形成されることを特徴とする請求項２に記載の方法。
  4. 半導体基板上に、複数の、請求項１に記載の半導体素子を形成する工程であって、その際、前記素子は１つ以上の実質的に平行な列をなして配置されるものである、工程、及び
    １つまたは複数の前記半導体素子列に実質的に直交して通る、実質的に平行な列をなす、複数本の細長トレンチを、前記トレンチのそれぞれが縦方向で前記第２ウエル領域及び前記ドリフト領域と交差し、横方向で少なくとも１つの半導体素子の前記ベース領域及び前記第１ウエル領域と交差するように、形成する工程、
    を含むことを特徴とする請求項２に記載の方法。
  5. 少なくとも１本のトレンチが、横方向で、前記半導体素子のそれぞれの前記第１ウエル領域及び前記第２ウエル領域と交差することを特徴とする請求項２に記載の方法。
  6. 前記少なくとも１本のトレンチが前記第２ウエル領域の全厚を貫通しないことを特徴とする請求項５に記載の方法。
  7. 前記少なくとも１本のトレンチが横方向で前記第２ウエル領域の全厚を貫通して前記ドリフト領域に延び込むことを特徴とする請求項５に記載の方法。
  8. 少なくとも１本のトレンチの前記内表面上に絶縁層を形成する工程及び前記トレンチのそれぞれを実質的に埋めるように構成されたゲートを形成する工程をさらに含むことを特徴とする請求項２に記載の方法。
  9. 少なくとも１つの前記素子列の前記素子のそれぞれが作動するように構成されることを特徴とする請求項４に記載の方法。
  10. 一つおきの前記素子列の前記素子のそれぞれが作動するように構成され、残余素子列の前記素子がダミーセルと指定されることを特徴とする請求項４に記載の方法。
  11. 半導体構造において、実質的に平行な素子列をなして配置された、複数の、請求項１に記載の半導体素子を含み、前記半導体素子列に実質的に直交する、実質的に平行な列をなして配置された複数本のトレンチを有し、前記トレンチのそれぞれが、前記素子列のそれぞれの前記素子の、縦方向で前記第２ウエル領域及び前記ドリフト領域と交差し、横方向で前記ベース領域、前記第１ウエル領域及び前記第２領域と交差し、前記トレンチの少なくとも１本の前記内表面を実質的に覆うように絶縁膜が設けられ、前記少なくとも１本のトレンチを実質的に埋めるようにゲートが前記絶縁膜上に形成されており、前記素子の少なくとも一部が作動し、それ以外の前記素子がダミーセルとして作動しないように構成されていること、特徴とする半導体構造。
  12. 一つおきの前記素子列の前記素子のそれぞれが作動するように構成され、残余素子列の前記素子がダミーセルと指定されることを特徴とする請求項１１に記載の半導体構造。
  13. 複数の前記セル及び／または前記素子が接続領域によって相互に接続されてクラスターをなしていることを特徴とする請求項１１に記載の半導体構造。
  14. 前記接続領域が１本以上のトレンチを含むことを特徴とする請求項１３に記載の半導体構造。
JP2016528598A 2013-07-23 2014-07-02 Ｍｏｓ−バイポーラ素子 Active JP6495272B2 (ja)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
GBGB1313126.3A GB201313126D0 (en) 2013-07-23 2013-07-23 MOS-Bipolar Device
GB1313126.3 2013-07-23
GBGB1314474.6A GB201314474D0 (en) 2013-07-23 2013-08-13 MOS-Bipolar device
GB1314474.6 2013-08-13
PCT/GB2014/052013 WO2015011440A1 (en) 2013-07-23 2014-07-02 Mos-bipolar device

Publications (3)

Publication Number Publication Date
JP2016527722A JP2016527722A (ja) 2016-09-08
JP2016527722A5 JP2016527722A5 (ja) 2017-08-24
JP6495272B2 true JP6495272B2 (ja) 2019-04-03

Family

ID=49119141

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2016528598A Active JP6495272B2 (ja) 2013-07-23 2014-07-02 Ｍｏｓ−バイポーラ素子

Country Status (10)

Country Link
US (1) US10170605B2 (ja)
EP (1) EP3025373B1 (ja)
JP (1) JP6495272B2 (ja)
KR (1) KR102173473B1 (ja)
CN (1) CN105706241B (ja)
AU (1) AU2014294820B2 (ja)
CA (1) CA2918848A1 (ja)
ES (1) ES2942334T3 (ja)
GB (3) GB201313126D0 (ja)
WO (1) WO2015011440A1 (ja)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102016112721B4 (de) * 2016-07-12 2022-02-03 Infineon Technologies Ag n-Kanal-Leistungshalbleitervorrichtung mit p-Schicht im Driftvolumen
DE102016117264B4 (de) 2016-09-14 2020-10-08 Infineon Technologies Ag Leistungshalbleiterbauelement mit Steuerbarkeit von dU/dt
DE102017107174B4 (de) 2017-04-04 2020-10-08 Infineon Technologies Ag IGBT mit dV/dt-Steuerbarkeit und Verfahren zum Verarbeiten eines IGBT
DE102017124871B4 (de) 2017-10-24 2021-06-17 Infineon Technologies Ag Leistungshalbleiter-Vorrichtung und Verfahren zum Herstellen einer Leistungshalbleiter-Vorrichtung
DE102017124872B4 (de) 2017-10-24 2021-02-18 Infineon Technologies Ag Verfahren zur Herstellung eines IGBT mit dV/dt-Steuerbarkeit
GB2606383A (en) 2021-05-06 2022-11-09 Eco Semiconductors Ltd A semiconductor device

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4761011B2 (ja) * 1999-05-26 2011-08-31 株式会社豊田中央研究所 サイリスタを有する半導体装置及びその製造方法
GB9921068D0 (en) 1999-09-08 1999-11-10 Univ Montfort Bipolar mosfet device
JP4028333B2 (ja) * 2002-09-02 2007-12-26 株式会社東芝 半導体装置
JP4130356B2 (ja) 2002-12-20 2008-08-06 株式会社東芝 半導体装置
JP5984282B2 (ja) 2006-04-27 2016-09-06 富士電機株式会社 縦型トレンチ型絶縁ゲートｍｏｓ半導体装置
US7968940B2 (en) * 2007-07-05 2011-06-28 Anpec Electronics Corporation Insulated gate bipolar transistor device comprising a depletion-mode MOSFET
US8716746B2 (en) * 2010-08-17 2014-05-06 Denso Corporation Semiconductor device
JP5634318B2 (ja) * 2011-04-19 2014-12-03 三菱電機株式会社 半導体装置
US8564047B2 (en) 2011-09-27 2013-10-22 Force Mos Technology Co., Ltd. Semiconductor power devices integrated with a trenched clamp diode

Also Published As

Publication number Publication date
GB201314474D0 (en) 2013-09-25
EP3025373A1 (en) 2016-06-01
GB201314475D0 (en) 2013-09-25
WO2015011440A1 (en) 2015-01-29
US20160155831A1 (en) 2016-06-02
KR20160035029A (ko) 2016-03-30
AU2014294820A1 (en) 2016-02-11
JP2016527722A (ja) 2016-09-08
GB201313126D0 (en) 2013-09-04
AU2014294820B2 (en) 2018-04-05
ES2942334T3 (es) 2023-05-31
CN105706241B (zh) 2019-12-31
US10170605B2 (en) 2019-01-01
KR102173473B1 (ko) 2020-11-03
CN105706241A (zh) 2016-06-22
CA2918848A1 (en) 2015-01-29
EP3025373B1 (en) 2022-12-21

Similar Documents

Publication Publication Date Title
US9576841B2 (en) Semiconductor device and manufacturing method
JP6021908B2 (ja) 絶縁ゲート型バイポーラトランジスタ
JP6369173B2 (ja) 縦型半導体装置およびその製造方法
JP6495272B2 (ja) Ｍｏｓ−バイポーラ素子
US9023692B2 (en) Semiconductor device and semiconductor device manufacturing method
JP5787853B2 (ja) 電力用半導体装置
KR101840903B1 (ko) 절연 게이트 바이폴라 트랜지스터
US20130248882A1 (en) Semiconductor device
JP2009043966A (ja) 半導体装置及びその製造方法
JP5833277B1 (ja) 半導体装置
US6818940B2 (en) Insulated gate bipolar transistor having trench gates of rectangular upper surfaces with different widths
CN111886680B (zh) 碳化硅半导体装置及其制造方法
JP7403401B2 (ja) 半導体装置
KR101550798B1 (ko) 래치업 억제구조를 가지는 전력용 반도체 장치 및 그 제조방법
JP2003258253A (ja) 絶縁ゲート型バイポーラトランジスタ
US9245986B2 (en) Power semiconductor device and method of manufacturing the same
CN116741828A (zh) 沟渠式栅极晶体管组件
JP7486399B2 (ja) 半導体装置および半導体装置の製造方法
KR101949519B1 (ko) 전력 반도체 소자 및 그 제조방법
KR102159418B1 (ko) 슈퍼 정션 mosfet 및 그 제조 방법
GB2606383A (en) A semiconductor device
CN113140634A (zh) 一种半导体器件及其制造方法

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20170629

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20170629

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20180320

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20180620

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20180820

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20180920

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20190206

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20190306

R150 Certificate of patent or registration of utility model

Ref document number: 6495272

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250