JP2009043966A - 半導体装置及びその製造方法 - Google Patents

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Abstract

【課題】トレンチゲート電極間の間隔が狭く、アバランシェ耐量が高い半導体装置及びその製造方法を提供する。
【解決手段】縦形の半導体装置１において、Ｎ＋型のシリコン基板１１上に、Ｎ型のエピタキシャル層１２、Ｐ型のベース層１３及びＮ＋型のソース層１４を形成し、エピタキシャル層１２まで到達するトレンチゲート電極１９を形成する。また、ソース層１４上に層間絶縁膜２０及びソース電極２１を設け、ソース電極２１から下方に向けてトレンチコンタクト２３を延出させ、ベース層１３まで到達させる。このとき、トレンチコンタクト２３の直下域内に、トレンチコンタクト２３に接続されたＰ＋型のキャリア抜き層２４を形成する。そして、上方から見て、キャリア抜き層２４の外縁をトレンチコンタクト２３の外縁よりも内側に位置させ、キャリア抜き層２４の下面をベース層１４の下面よりも下方に位置させる。
【選択図】図２

Description

本発明は、半導体装置及びその製造方法に関し、特に、トレンチコンタクト及びトレンチゲート電極を備えた縦形の半導体装置及びその製造方法に関する。
縦形パワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor：金属酸化物半導体電界効果トランジスタ）などの縦形の電力用半導体装置において、セル面積を縮小し、オン抵抗を低減するために、トレンチゲート電極を設ける技術が開発されている。このような半導体装置においては、例えばＮ＋型の半導体基板上にＮ型のエピタキシャル層を形成し、その上にＰ型のベース層を形成し、トレンチゲート電極を、ベース層の上面からベース層を突き抜けてエピタキシャル層に達するように形成する。また、ベース層の上層部におけるトレンチゲート電極間の領域に、Ｎ＋型のソース層を形成する。そして、例えば、トレンチゲート電極に正電位を印加することにより、Ｐ型のベース層におけるトレンチゲート電極の近傍に反転層を形成し、ソース層とエピタキシャル層との間に電子をキャリアとして電流を流すことができる。
このような半導体装置においては、アバランシェ耐量を向上させるために、ベース層に到達するようなトレンチを形成し、このトレンチの内部にソース電極に接続されたトレンチコンタクトを埋設する技術が開発されている。そして、ベース層内には、トレンチコンタクトの下端部に接するように、キャリア抜き層を設ける。キャリア抜き層は、半導体装置内で発生したキャリアを排出するための層であり、例えば正孔を排出させたい場合には、キャリア抜き層の導電型をＰ＋型とする。これにより、キャリアが効率的に抜けるようになり、半導体装置が破壊しにくくなる。すなわち、アバランシェ耐量が向上する。
しかしながら、オン抵抗をより一層低減するためには、セルをより微細化する必要があるが、上述のような半導体装置においては、トレンチゲート電極間にトレンチコンタクト及びキャリア抜き層が配置されるため、トレンチゲート電極間の間隔をあまり縮小することができないという問題がある。また、このような半導体装置においても、アバランシェ耐量のより一層の向上が求められている。
特開２００６−１４０２３９号公報
本発明の目的は、トレンチゲート電極間の間隔が狭く、アバランシェ耐量が高い半導体装置及びその製造方法を提供することである。
本発明の一態様によれば、第１導電型のドレイン層と、前記ドレイン層上に形成された第２導電型のベース層と、前記ベース層上に形成された第１導電型のソース層と、前記ソース層及び前記ベース層を突き抜けて前記ドレイン層まで到達するトレンチゲート電極と、前記ソース層及び前記トレンチゲート電極の上方に設けられた層間絶縁膜と、前記層間絶縁膜上に設けられたソース電極と、前記ソース電極から下方に延出し、前記層間絶縁膜及び前記ソース層を突き抜けて前記ベース層まで到達するトレンチコンタクトと、前記トレンチコンタクトの直下域内に形成され、前記トレンチコンタクトに接続された第２導電型のキャリア抜き層と、を備え、上方から見て、前記キャリア抜き層の外縁は前記トレンチコンタクトの外縁と同じか又はそれよりも内側に位置しており、前記キャリア抜き層の下面は、前記ベース層の下面と同じか又はそれよりも下方に位置していることを特徴とする半導体装置が提供される。
本発明の他の一態様によれば、第１導電型のドレイン層と、前記ドレイン層上に形成され、第１導電型ピラー層及び第２導電型ピラー層からなるスーパージャンクション層と、前記スーパージャンクション層上に形成された第２導電型のベース層と、前記ベース層上に形成された第１導電型のソース層と、前記ソース層及び前記ベース層を突き抜けて前記スーパージャンクション層まで到達するトレンチゲート電極と、前記ソース層及び前記トレンチゲート電極の上方に設けられた層間絶縁膜と、前記層間絶縁膜上に設けられたソース電極と、前記第２導電型ピラー層の直上域を含む領域において前記ソース電極から下方に延出し、前記層間絶縁膜及び前記ソース層を突き抜けて前記ベース層まで到達するトレンチコンタクトと、前記トレンチコンタクトと前記第２導電型ピラー層との間に形成され、前記トレンチコンタクト及び前記第２導電型ピラー層に接続された第２導電型のキャリア抜き層と、を備え、前記キャリア抜き層は前記第２導電型ピラー層と一体的に形成されており、上方から見て、前記キャリア抜き層及び前記第２導電型ピラー層の外縁は前記トレンチコンタクトの外縁と同じか又はそれよりも内側に位置していることを特徴とする半導体装置が提供される。
本発明の更に他の一態様によれば、第１導電型のドレイン層上に第２導電型のベース層を形成し、その上に第１導電型のソース層を形成する工程と、前記ソース層及び前記ベース層を突き抜けて前記ドレイン層まで到達するトレンチゲート電極を形成する工程と、前記ソース層及び前記トレンチゲート電極の上方に層間絶縁膜を形成する工程と、前記層間絶縁膜及び前記ソース層を突き抜けて前記ベース層まで到達するトレンチを形成する工程と、前記トレンチの内面上に犠牲膜を形成する工程と、上方から前記犠牲膜を介して第２導電型不純物を注入する工程と、前記注入された第２導電型不純物を活性化させて、下面が前記ベース層の下面と同じか又はそれよりも下方に位置する第２導電型のキャリア抜き層を形成する工程と、前記犠牲膜を除去する工程と、前記トレンチ内及び前記層間絶縁膜上に導電材料を堆積させて、前記トレンチ内にトレンチコンタクトを形成すると共に前記層間絶縁膜上にソース電極を形成する工程と、を備えたことを特徴とする半導体装置の製造方法が提供される。
本発明によれば、トレンチゲート電極間の間隔が狭く、アバランシェ耐量が高い半導体装置及びその製造方法を得ることができる。
以下、図面を参照しつつ、本発明の実施形態について説明する。
先ず、本発明の第１の実施形態について説明する。
図１は、本実施形態に係る半導体装置を例示する平面図であり、
図２は、図１に示すＡ−Ａ’線による断面図である。
なお、図１においては、ソース電極及び層間絶縁膜は図示を省略されている。
図１及び図２に示すように、本実施形態に係る半導体装置１は、Ｎチャネル型の縦形パワーＭＯＳＦＥＴである。半導体装置１においては、例えば、単結晶シリコンからなり、導電型はＮ＋型であるシリコン基板１１が設けられている。シリコン基板１１上には、単結晶シリコンからなるエピタキシャル層１２が形成されている。エピタキシャル層１２の導電型はＮ型であり、その不純物濃度はシリコン基板１１の不純物濃度よりも低い。シリコン基板１１及びエピタキシャル層１２は、半導体装置１のドレイン層（コレクタ層）として機能する。エピタキシャル層１２上には、Ｐ型のベース層１３が形成されている。ベース層１３は、例えば、Ｐ型不純物が注入された単結晶シリコンによって形成されている。また、ベース層１３上には、Ｎ＋型のソース層（エミッタ層）１４が形成されている。
そして、エピタキシャル層１２、ベース層１３及びソース層１４からなる積層体１６には、その上面側から、トレンチ１７が形成されている。トレンチ１７は、ソース層１４及びベース層１３を突き抜けて、エピタキシャル層１２の途中まで到達している。上方、すなわち、シリコン基板１１の表面に垂直な方向であってシリコン基板１１から見てエピタキシャル層１２が配置されている側から見て、トレンチ１７の形状は格子状である。
トレンチ１７の内面上には、例えば酸化シリコン（ＳｉＯ２）からなるゲート酸化膜１８が形成されている。そして、トレンチ１７の内部における上部を除く部分には、導電性のポリシリコンが埋設されており、トレンチゲート電極１９を構成している。トレンチゲート電極１９は、ゲート酸化膜１８によって積層体１６から絶縁されている。
また、ソース層１４及びトレンチゲート電極１９の上方には、例えば酸化シリコンからなる層間絶縁膜２０が設けられている。層間絶縁膜２０は、トレンチ１７内の上部、すなわち、トレンチゲート電極１９上にも埋設されている。層間絶縁膜２０上には、例えば金属からなるソース電極２１が設けられている。
更に、層間絶縁膜２０及びソース層１４には、これらを突き抜けてベース層１３まで到達するトレンチ２２が形成されている。上方から見て、トレンチ２２の形状は矩形であり、トレンチ２２はトレンチゲート電極１９によって囲まれた矩形の領域ごとに１ヶ所形成されており、この領域の中央部に配置されている。そして、トレンチ２２内には、ソース電極２１から下方に延出したトレンチコンタクト２３が埋設されている。すなわち、半導体装置１においては、複数本のトレンチコンタクト２３が上方から見てマトリクス状に配列されている。一方、上方から見て、ソース層１４はトレンチコンタクト２３の周囲に枠状に配置されている。トレンチコンタクト２３は、ソース電極２１と同じ金属により一体的に形成されており、層間絶縁膜２０及びソース層１４を突き抜けてベース層１３まで到達している。これにより、トレンチコンタクト２３はソース層１４に接続されている。
更にまた、ベース層１３内におけるトレンチコンタクト２３の直下域内には、Ｐ＋型のキャリア抜き層２４が形成されている。キャリア抜き層２４はトレンチコンタクト２３の下面に接しており、これにより、トレンチコンタクト２３にオーミック接続されている。上方から見て、キャリア抜き層２４の外縁はトレンチコンタクト２３の外縁よりも内側に位置している。すなわち、キャリア抜き層２４の幅は、トレンチコンタクト２３の幅よりも狭い。また、キャリア抜き層２４の下面は、ベース層１３の下面よりも下方に位置している。すなわち、キャリア抜き層２４は、ベース層１３を突き抜けて、ベース層１３よりも下方まで延出している。一例では、ベース層１３のＰ型不純物の濃度は１×１０１７ｃｍ−３であり、キャリア抜き層２４のＰ型不純物の濃度は１×１０１９ｃｍ−３である。そして、トレンチコンタクト２３の下面の外縁部の直下域における不純物濃度は、ベース層１３における他の部分の不純物濃度と等しいか、又はやや高くてもよいが、キャリア抜き層２４の中心部における不純物濃度に対しては、十分に低い濃度となっている。
更にまた、層間絶縁膜２０上には、層間絶縁膜２０に形成された開口部（図示せず）を介してトレンチゲート電極１９にオーミック接続されたゲート電極（図示せず）が設けられている。一方、シリコン基板１１の下面上には、シリコン基板１１とオーミック接続されたドレイン電極２５が設けられている。ゲート電極及びドレイン電極２５は、例えば金属により形成されている。
次に、上述の如く構成された本実施形態に係る半導体装置１の製造方法について説明する。
図３乃至図６は、本実施形態に係る半導体装置の製造方法を例示する工程断面図である。なお、図３乃至図６に示す断面は、図２に示す断面と同じ断面である。
先ず、図３に示すように、Ｎ＋型のシリコン基板１１上に、Ｎ型のエピタキシャル層１２、Ｐ型のベース層１３、Ｎ＋型のソース層１４をこの順に形成する。次に、ソース層１４及びベース層１３を突き抜けてエピタキシャル層１２まで到達するトレンチ１７を形成する。トレンチ１７の形状は、上方から見て格子状とする。次に、熱酸化処理を行って、トレンチ１７の内面上に酸化シリコンからなるゲート酸化膜１８を形成する。次に、トレンチ１７の内部に導電性のポリシリコンを埋め込んで、トレンチゲート電極１９を形成する。次に、ソース層１４及びトレンチゲート電極１９の上方に、例えば酸化シリコンを堆積させて、層間絶縁膜２０を形成する。そして、層間絶縁膜２０の上面側からエッチングを施し、トレンチ２２を形成する。このとき、トレンチ２２は、層間絶縁膜２０及びソース層１４を突き抜けて、ベース層１３まで到達するようにする。また、上方から見て、トレンチ２２の形状は矩形とし、トレンチゲート電極１９によって囲まれる矩形の領域の中央部に形成する。
次に、図４に示すように、例えば、Ｐ−ＣＶＤ法（Plasma-enhanced Chemical Vapor Deposition法：プラズマ化学気相成長法）により、全面に窒化シリコン（ＳｉＮ）を堆積させ、犠牲膜２７を形成する。このとき、犠牲膜２７はトレンチ２２の底面上及び側面上にも形成される。
次に、上方から犠牲膜２７を介して、トレンチ２２の底面に対して、Ｐ型不純物、例えば、ボロン（Ｂ）をイオン注入（インプラ）する。これにより、ボロンが、エピタキシャル層１２の上層部及びベース層１３におけるトレンチ２２の直下域に導入される。このとき、トレンチ２２の側面上には犠牲膜２７が形成されているため、上方から見て、ボロンが導入される領域の外縁は、トレンチ２２の側面上に形成された犠牲膜２７の表面と略一致し、トレンチ２２の側面よりも内側になる。
次に、図５に示すように、アニール処理を行い、エピタキシャル層１２の上層部及びベース層１３に導入されたボロンを拡散させると共に活性化させる。これにより、導電型がＰ＋型のキャリア抜き層２４を形成する。このとき、キャリア抜き層２４の下面はベース層１３の下面よりも下方に位置する。また、ボロンの横方向の拡散が抑制され、上方から見て、キャリア抜き層２４の外縁はトレンチ２２の側面の内側に留まる。その後、犠牲膜２７を除去する。
次に、図６に示すように、トレンチ２２内及び層間絶縁膜２０上の全面に金属材料を堆積させてパターニングし、トレンチ２２内にトレンチコンタクト２３を形成すると共に、層間絶縁膜２０上にソース電極２１を形成する。これにより、トレンチコンタクト２３はソース電極２１と一体的に形成され、ソース層１４及びキャリア抜き層２４に接続される。また、このとき、層間絶縁膜２０上には、トレンチゲート電極１９に接続されたゲート電極（図示せず）も形成する。一方、シリコン基板１１の下面上にドレイン電極２５（図２参照）を形成する。これにより、半導体装置１が製造される。
次に、本実施形態に係る半導体装置１の作用効果について説明する。
半導体装置１においては、上方から見て、キャリア抜き層２４の外縁はトレンチコンタクト２３の外縁よりも内側に位置している。このため、トレンチゲート電極１９の間隔を縮小する際には、トレンチコンタクト２３の幅及びソース層１４の幅のみが制約となり、キャリア抜き層２４によって制約されることがない。従って、トレンチゲート電極１９の間隔を縮小し、セルの微細化を図ることが容易である。この結果、半導体装置１のオン抵抗を低減することができ、消費電力を低減することができる。
また、半導体装置１がオン状態にあるときは、ソース層１４とシリコン基板１１との間に電子電流が流れており、ソース層１４とシリコン基板１１との間の電位差は極めて小さい。一方、半導体装置１がオフ状態に切り替わると、ソース層１４とシリコン基板１との間の電位差が急激に上昇し、一時的に本来のオフ状態における電位差を超えて、過電圧の状態となる。このとき、トレンチゲート電極１９の下端部においてブレークダウンが起こることがある。この場合、ブレークダウンによって発生した正孔は、ベース層１３内をソース電極２１側に向かって移動する。
このとき、正孔がＰ＋型のキャリア抜き層２４に到達すれば、この正孔は、キャリア抜き層２４、トレンチコンタクト２３及びソース電極２１を介して、半導体装置１の外部に速やかに排出される。この場合、キャリア抜き層２４内を正孔が移動する際の抵抗は小さいため、この正孔の移動に伴う発熱も小さい。これに対して、正孔がＮ＋型のソース層１４に到達すると、この正孔は半導体装置１から排出されにくく、且つ、正孔がソース層１４内を移動する際に、大きな発熱を伴う。従って、ベース層１３内を通過する正孔のうち、キャリア抜き層２４に到達する正孔の割合が高いほど、半導体装置１全体の発熱量が少なく、半導体装置１が熱破壊される可能性が低くなる。
本実施形態においては、キャリア抜き層２４の下面がベース層１３の下面よりも低い位置に位置しており、キャリア抜き層２４がベース層１３よりも下方に向けて突出しているため、トレンチゲート電極１９の下端部において発生した正孔の一部は、ベース層１３内に進入する前に、キャリア抜き層２４に到達する。これにより、正孔を効率的に排出することができ、正孔の移動に伴う発熱を抑え、アバランシェ耐量を向上させることができる。
更に、本実施形態の製造方法によれば、図４に示す工程において、犠牲膜２７を介してボロンを注入することにより、トレンチ２２の底面の中央部のみにボロンを導入することができる。これにより、その外縁がトレンチコンタクト２３の外縁の内側にあるキャリア抜き層２４を、自己整合的に容易に形成することができる。更にまた、犠牲層２７を窒化シリコンによって形成することにより、イオン注入の後、犠牲層２７を容易に除去することができる。このように、本実施形態によれば、トレンチゲート電極間の間隔が狭く、アバランシェ耐量が高い半導体装置を容易に製造することができる。
次に、本実施形態の比較例について説明する。
図７は、本比較例に係る半導体装置を示す断面図である。
図７に示すように、本比較例に係る半導体装置１０１は、本実施形態に係る半導体装置１（図２参照）と比較して、キャリア抜き層１２４の形状が異なっている。すなわち、上方から見て、キャリア抜き層１２４の外縁は、トレンチコンタクト２３の外縁の外側にある。また、キャリア抜き層１２４の下面は、ベース層１３の下面よりも上方にある。
半導体装置１０１においては、上方から見て、キャリア抜き層１２４がトレンチコンタクト２３からはみ出しているため、トレンチゲート電極１９の間隔を縮小しようとすると、キャリア抜き層１２４の存在が障害となる。このため、トレンチゲート電極１９の間隔を十分に縮小することができず、オン抵抗を十分に低減することができない。また、キャリア抜き層１２４の下面がベース層１３の下面よりも上方に位置しているため、トレンチゲート電極１９の下端部においてブレークダウンによって発生した正孔は、ベース層１３内を通過しなければ、キャリア抜き層１２４に到達することができない。このため、本実施形態に係る半導体装置１と比較して、アバランシェ耐量が低い。
次に、第１の実施形態の第１の変形例について説明する。
図８は、本変形例に係る半導体装置を例示する平面図である。
なお、図８においては、ソース電極及び層間絶縁膜は図示を省略されている。後述する図９においても同様である。
図８に示すように、本変形例に係る半導体装置１ａにおいては、上方から見て、トレンチゲート電極１９ａの形状がオフセットのある格子状である。本変形例における上記以外の構成及び作用効果は、前述の第１の実施形態と同様である。
次に、第１の実施形態の第２の変形例について説明する。
図９は、本変形例に係る半導体装置を例示する平面図である。
図９に示すように、本変形例に係る半導体装置１ｂにおいては、上方から見て、トレンチゲート電極１９ｂの形状がストライプ状であり、複数本のトレンチゲート電極１９ｂが、相互に平行に且つ周期的に配列されている。また、トレンチコンタクト２３ｂの形状もストライプ状であり、トレンチゲート電極１９ｂ間にトレンチゲート電極１９ｂに対して平行に配設されている。すなわち、トレンチゲート電極１９ｂ及びトレンチコンタクト２３ｂは、交互に配置されている。更に、キャリア抜き層２４ｂはトレンチコンタクト２３ｂの直下域内にストライプ状に形成されており、その外縁はトレンチコンタクト２３ｂの外縁の内側にある。なお、図９に示すＢ−Ｂ’線による断面の構成は、図２に示す断面の構成と同様である。
本変形例に係る半導体装置１ｂは、前述の第１の実施形態に係る半導体装置１（図１参照）及び第１の変形例に係る半導体装置１ａ（図８参照）と比較して、トレンチゲート電極１９ｂ間の寄生容量が少ないため、高速動作用途に好適である。これに対して、トレンチゲート電極の形状が格子状又はオフセットのある格子状である半導体装置１及び１ａは、チャネル長が長くオン抵抗が低いため、低消費電力用途に好適である。このように、トレンチゲート電極の形状は、半導体装置の用途に応じて選択することができる。本変形例における上記以外の構成及び作用効果は、前述の第１の実施形態と同様である。
次に、本発明の第２の実施形態について説明する。
図１０は、本実施形態に係る半導体装置を例示する断面図である。
図１０に示すように、本実施形態に係る半導体装置２においては、キャリア抜き層２４が、ベース層１３を突き抜けてエピタキシャル層１２内に進入し、トレンチゲート電極１９よりも下方の位置まで到達している。すなわち、キャリア抜き層２４の下面が、トレンチゲート電極１９の下端よりも下方に位置している。
本実施形態によれば、キャリア抜き層２４の下面を構成するＰＮ界面が、トレンチゲート電極１９の下端よりもシリコン基板１１側に位置しているため、シリコン基板１１とソース層１４との間に大きな電圧が印加されると、ブレークダウンはトレンチゲート電極１９の下端部ではなく、キャリア抜き層２４の下面において発生する。このため、このブレークダウンによって発生した正孔は、キャリア抜き層２４内に直接進入し、キャリア抜き層２４内を通過して、半導体装置２の外部に排出される。従って、この正孔は、エピタキシャル層１２内及びベース層１３内を流れることがない。この結果、本実施形態に係る半導体装置２は、アバランシェ耐量が極めて高い。本実施形態における上記以外の構成及び作用効果は、前述の第１の実施形態と同様である。
次に、本発明の第３の実施形態について説明する。
図１１は、本実施形態に係る半導体装置を例示する断面図である。
図１１に示すように、本実施形態に係る半導体装置３においては、キャリア抜き層２４が、上下方向、すなわち、トレンチコンタクト２３からエピタキシャル層１２に向かう方向に沿って１列に配列された複数、例えば４個の球が相互に連結されたような形状となっている。そして、キャリア抜き層２４における上下方向に沿ったＰ型不純物の濃度プロファイルにおいて、複数、例えば４つのピークが形成されている。各ピークの位置は、前述の各球の中心に相当する位置である。
このようなキャリア抜き層２４は、前述の図５に示すイオン注入工程において、複数回、例えば、４回のイオン注入を相互に加速電圧を異ならせて行うことにより、形成することができる。これにより、上下方向に延び、アスペクト比が高いキャリア抜き層２４を容易に形成することができる。また、この場合、各イオン注入におけるドーズ量を相互に異ならせることにより、前述の各ピークの高さを相互に異ならせることができる。例えば、上部のピークを相対的に高くし、下部のピークを相対的に低くすることができる。これにより、図１１に示すように、キャリア抜き層２４の上部はＰ＋型となり、下部はＰ型となる。本実施形態においては、空乏層がキャリア抜き層側にも伸びやすくなるため、耐圧がより向上する。本実施形態における上記以外の構成及び作用効果は、前述の第２の実施形態と同様である。
次に、本発明の第４の実施形態について説明する。
図１２は、本実施形態に係る半導体装置を例示する断面図である。
図１２に示すように、本実施形態に係る半導体装置４においては、エピタキシャル層１２とベース層１３との間に、スーパージャンクション層（以下、「ＳＪ層」ともいう）３１が設けられている。
ＳＪ層３１においては、Ｎ型ピラー層３２とＰ型ピラー層３３とが交互に配列されている。Ｐ型ピラー層３３は、トレンチコンタクト２３の直下域内、すなわち、キャリア抜き層２４の直下域に形成されており、キャリア抜き層２４と一体的に形成されている。換言すれば、柱状のＰ＋型層がトレンチコンタクト２３の下面からエピタキシャル層１２の上面まで延びており、このＰ＋型層のうち、上部、すなわち、ベース層１３内に位置する部分がキャリア抜き層２４となっており、Ｎ型ピラー層３２間に挟まれた部分がＰ型ピラー層３３となっている。なお、キャリア抜き層２４のＰ型不純物濃度とＰ型ピラー層３３のＰ型不純物濃度とは異なっていてもよい。その場合、キャリア抜き層２４とＰ型ピラー層３３との界面におけるＰ型不純物の濃度変化は必ずしも非連続的又は急峻である必要はなく、なだらかに連続的に変化していてもよい。また、ＳＪ層３１内におけるＳＪ層３１の表面に平行な任意の層において、Ｎ型ピラー層３２のＮ型不純物量とＰ型ピラー層３３のＰ型不純物量とは、相互に略等しくなっている。
そして、上方から見て、Ｐ型ピラー層３３はマトリクス状に配列されており、Ｎ型ピラー層３２の形状は、Ｐ型ピラー層３３を囲むような格子状である。一方、トレンチゲート電極１９は、ソース層１４、キャリア抜き層１５及びベース層１３を突き抜けて、ＳＪ層３１まで到達している。上方から見て、トレンチゲート電極１９はＮ型ピラー層３２の内側に配置されている。
本実施形態によれば、スーパージャンクション層を持ち、トレンチゲート電極間の間隔が狭く、アバランシェ耐量が高い半導体装置を実現することができる。本実施形態における上記以外の構成及び作用効果は、前述の第３の実施形態と同様である。
次に、第４の実施形態の変形例について説明する。
図１３は、本変形例に係る半導体装置を例示する断面図である。
図１３に示すように、本変形例に係る半導体装置４ａにおいては、前述の第４の実施形態に係る半導体装置４（図１２参照）と比較して、キャリア抜き層２４及びＰ型ピラー層３３の幅が大きく、その分、Ｐ型ピラー層３３におけるＰ型不純物の濃度が低い。例えば、Ｐ型ピラー層３３のＰ型不純物濃度は、Ｎ型ピラー層３２のＮ型不純物濃度の１０倍以下である。但し、前述の第４の実施形態と同様に、ＳＪ層３１の表面に平行な任意の層におけるＰ型ピラー層３３内のＰ型不純物の総量は、同じ層内におけるＮ型ピラー層３２内のＮ型不純物の総量と略等しい。本実施形態における上記以外の構成及び作用効果は、前述の第４の実施形態と同様である。
次に、本発明の第５の実施形態について説明する。
図１４は、本実施形態に係る半導体装置を例示する断面図である。
図１４に示すように、本実施形態に係る半導体装置５においては、前述の第４の実施形態に係る半導体装置４（図１２参照）の構成に加えて、エピタキシャル層１２とスーパージャンクション層３１との間に、導電型がＮ−型の抵抗層３４が設けられている。抵抗層３４におけるＮ型不純物の濃度は、エピタキシャル層１２におけるＮ型不純物の濃度及びＮ型ピラー層３２におけるＮ型不純物の濃度よりも低く、従って、抵抗層３４の抵抗率は、エピタキシャル層１２の抵抗率及びＮ型ピラー層３２の抵抗率よりも高い。
本実施形態によれば、抵抗層３４により、ソース層１４とシリコン基板１１との間に印加される電圧の一部を保持することができる。これにより、耐圧が高いセミスーパージャンクション構造の半導体装置であって、トレンチゲート電極間の間隔が狭く、アバランシェ耐量が高い半導体装置を得ることができる。本実施形態における上記以外の構成及び作用効果は、前述の第４の実施形態と同様である。なお、本実施形態においても、前述の第４の実施形態の変形例と同様に、Ｐ型ピラー層３３の幅を相対的に大きくして、Ｐ型不純物の濃度を相対的に低くしてもよい。
以上、実施形態及びその変形例を参照して本発明を説明したが、本発明はこれらの実施形態及び変形例に限定されるものではない。すなわち、前述の各実施形態及びその変形例に対して、当業者が適宜、構成要素の追加、削除、設計変更を行ったものも、本発明の要旨を備えている限り、本発明の範囲に含有される。
例えば、前述の各実施形態及び変形例においては、上方から見て、キャリア抜き層の外縁がトレンチコンタクトの外縁よりも内側に位置している例を示したが、キャリア抜き層の外縁はトレンチコンタクトの外縁と一致していてもよい。この場合にも、キャリア抜き層の存在がトレンチゲート電極の間隔の縮小化に対して障害となることはない。
また、前述の各実施形態及び変形例においては、キャリア抜き層の下面がベース層の下面よりも下方に位置している例を示したが、キャリア抜き層の下面はベース層の下面と同じ位置に位置していてもよい。すなわち、キャリア抜き層の下面及びベース層の下面が同一平面を構成していてもよい。この場合にも、トレンチゲート電極の下端において発生した正孔の一部は、ベース層を通過することなく、直接キャリア抜き層に進入するため、高いアバランシェ耐量を得ることができる。
更に、前述の各実施形態及び変形例は、相互に組み合わせて実施することも可能である。例えば、前述の第４の実施形態に係るＳＪ構造の半導体装置、及び前述の第５の実施形態に係るセミＳＪ構造の半導体装置において、前述の第３の実施形態と同様に、キャリア抜き層の不純物濃度プロファイルに複数のピークが形成されていてもよい。この場合には、キャリア抜き層と一体的に形成されたＰ型ピラー層の不純物濃度プロファイルにおいても、複数のピークが形成されていてもよい。また、前述の第２乃至第５の実施形態に係る半導体装置においては、上方から見たトレンチゲート電極の形状が第１の実施形態と同様に格子状であるものとして説明したが、第１の実施形態の第１の変形例のようにオフセットのある格子状としてもよく、第２の変形例のようにストライプ状としてもよい。なお、本発明はこれらの例には限定されず、トレンチゲート電極の形状は、格子状、オフセットのある格子状及びストライプ状以外の形状でもよい。
更にまた、前述の各実施形態及び変形例においては、第１導電型をＮ型、第２導電型をＰ型として説明したが、これらの導電型は逆でもよい。ベース層の導電型をＮ型とすれば、例えばリンなどのＮ型不純物は、熱酸化処理によりゲート酸化膜を形成する際に、このゲート酸化膜に取り込まれることがないため、ベース層におけるゲート酸化膜に接する領域の不純物濃度が低下してしまうことがなく、チャネル長が短縮してしまうことがない。このため、ベース層の幅をより一層低減し、セルの微細化を図ることができる。
本発明の第１の実施形態に係る半導体装置を例示する平面図である。 図１に示すＡ−Ａ’線による断面図である。 第１の実施形態に係る半導体装置の製造方法を例示する工程断面図である。 第１の実施形態に係る半導体装置の製造方法を例示する工程断面図である。 第１の実施形態に係る半導体装置の製造方法を例示する工程断面図である。 第１の実施形態に係る半導体装置の製造方法を例示する工程断面図である。 比較例に係る半導体装置を例示する断面図である。 第１の実施形態の第１の変形例に係る半導体装置を例示する平面図である。 第１の実施形態の第２の変形例に係る半導体装置を例示する平面図である。 本発明の第２の実施形態に係る半導体装置を例示する断面図である。 本発明の第３の実施形態に係る半導体装置を例示する断面図である。 本発明の第４の実施形態に係る半導体装置を例示する断面図である。 第４の実施形態の変形例に係る半導体装置を例示する断面図である。 本発明の第５の実施形態に係る半導体装置を例示する断面図である。
符号の説明
１、１ａ、１ｂ、２、３、４、４ａ、５ 半導体装置、１１ シリコン基板、１２ エピタキシャル層、１３ ベース層、１４ ソース層、１６ 積層体、１７ トレンチ、１８ ゲート酸化膜、１９、１９ａ、１９ｂ トレンチゲート電極、２０ 層間絶縁膜、２１ ソース電極、２２ トレンチ、２３、２３ｂ トレンチコンタクト、２４、２４ｂ キャリア抜き層、２５ ドレイン電極、２７ 犠牲膜、３１ スーパージャンクション層、３２ Ｎ型ピラー層、３３ Ｐ型ピラー層、３４ 抵抗層、１０１ 半導体装置、１２４ キャリア抜き層

Claims (5)

  1. 第１導電型のドレイン層と、
    前記ドレイン層上に形成された第２導電型のベース層と、
    前記ベース層上に形成された第１導電型のソース層と、
    前記ソース層及び前記ベース層を突き抜けて前記ドレイン層まで到達するトレンチゲート電極と、
    前記ソース層及び前記トレンチゲート電極の上方に設けられた層間絶縁膜と、
    前記層間絶縁膜上に設けられたソース電極と、
    前記ソース電極から下方に延出し、前記層間絶縁膜及び前記ソース層を突き抜けて前記ベース層まで到達するトレンチコンタクトと、
    前記トレンチコンタクトの直下域内に形成され、前記トレンチコンタクトに接続された第２導電型のキャリア抜き層と、
    を備え、
    上方から見て、前記キャリア抜き層の外縁は前記トレンチコンタクトの外縁と同じか又はそれよりも内側に位置しており、前記キャリア抜き層の下面は、前記ベース層の下面と同じか又はそれよりも下方に位置していることを特徴とする半導体装置。
  2. 前記キャリア抜き層の下面は、前記トレンチゲート電極の下端よりも下方に位置していることを特徴とする請求項１記載の半導体装置。
  3. 第１導電型のドレイン層と、
    前記ドレイン層上に形成され、第１導電型ピラー層及び第２導電型ピラー層からなるスーパージャンクション層と、
    前記スーパージャンクション層上に形成された第２導電型のベース層と、
    前記ベース層上に形成された第１導電型のソース層と、
    前記ソース層及び前記ベース層を突き抜けて前記スーパージャンクション層まで到達するトレンチゲート電極と、
    前記ソース層及び前記トレンチゲート電極の上方に設けられた層間絶縁膜と、
    前記層間絶縁膜上に設けられたソース電極と、
    前記第２導電型ピラー層の直上域を含む領域において前記ソース電極から下方に延出し、前記層間絶縁膜及び前記ソース層を突き抜けて前記ベース層まで到達するトレンチコンタクトと、
    前記トレンチコンタクトと前記第２導電型ピラー層との間に形成され、前記トレンチコンタクト及び前記第２導電型ピラー層に接続された第２導電型のキャリア抜き層と、
    を備え、
    前記キャリア抜き層は前記第２導電型ピラー層と一体的に形成されており、上方から見て、前記キャリア抜き層及び前記第２導電型ピラー層の外縁は前記トレンチコンタクトの外縁と同じか又はそれよりも内側に位置していることを特徴とする半導体装置。
  4. 前記キャリア抜き層における前記トレンチコンタクトから前記ドレイン層に向かう方向に沿った第２導電型不純物の濃度プロファイルにおいて、２つ以上のピークが形成されていることを特徴とする請求項１〜３のいずれか１つに記載の半導体装置。
  5. 第１導電型のドレイン層上に第２導電型のベース層を形成し、その上に第１導電型のソース層を形成する工程と、
    前記ソース層及び前記ベース層を突き抜けて前記ドレイン層まで到達するトレンチゲート電極を形成する工程と、
    前記ソース層及び前記トレンチゲート電極の上方に層間絶縁膜を形成する工程と、
    前記層間絶縁膜及び前記ソース層を突き抜けて前記ベース層まで到達するトレンチを形成する工程と、
    前記トレンチの内面上に犠牲膜を形成する工程と、
    上方から前記犠牲膜を介して第２導電型不純物を注入する工程と、
    前記注入された第２導電型不純物を活性化させて、下面が前記ベース層の下面と同じか又はそれよりも下方に位置する第２導電型のキャリア抜き層を形成する工程と、
    前記犠牲膜を除去する工程と、
    前記トレンチ内及び前記層間絶縁膜上に導電材料を堆積させて、前記トレンチ内にトレンチコンタクトを形成すると共に前記層間絶縁膜上にソース電極を形成する工程と、
    を備えたことを特徴とする半導体装置の製造方法。
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