JP5984282B2 - 縦型トレンチ型絶縁ゲートｍｏｓ半導体装置 - Google Patents

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Description

この発明は、電気自動車やハイブリッド自動車のモーター駆動用インバーターに適用され、両面冷却タイプとし高電流密度での使用を可能にするトレンチ型絶縁ゲートを有する電力用ＭＯＳ半導体装置に関する。さらに詳しくは、半導体基板にストライプ状表面パターンで形成されるトレンチとそのトレンチ側壁面に形成されるゲート絶縁膜とこのゲート絶縁膜を挟んで前記トレンチ内に埋め込まれる制御電極を有し、前記トレンチの長手方向に沿う基板表面に第一導電型領域と第二導電型領域が交互に現れるパターンを有し、高電流密度での使用を可能にするように改良したトレンチ型絶縁ゲート構造を有する縦型の電力用ＭＯＳ半導体装置に関する。
近年のパワーエレクトロニクス分野における電源機器の小型化、高性能化への要求を受けて、電力用半導体装置では、高耐圧化、大電流化と共に、低損失化、高破壊耐量化、高速化に対する性能改善が注力されている。そして、大電流化、低損失化が可能な電力用半導体装置として、トレンチ型の絶縁ゲートを備える縦型のＭＯＳ半導体装置が多く用いられている。電力用ＭＯＳ半導体装置は、ＭＯＳ（金属／酸化膜／半導体）ゲートにより電圧駆動されるものであり、ＭＯＳゲートを半導体基板表面に平板状に設けたプレーナＭＯＳゲート構造およびＭＯＳゲートを、半導体基板表面に垂直に形成されたトレンチ内に埋め込み形成したトレンチＭＯＳゲート構造の２種類が広く知られている。最近の縦型半導体装置においては、構造的に低オン抵抗特性が得やすいことから、トレンチＭＯＳゲート構造を有するいわゆる縦型トレンチ型ＭＯＳ半導体装置が注目されている。
このようなトレンチ型絶縁ゲート構造を有する縦型の電力用トレンチ型ＭＯＳ半導体装置については、そのストライプ状表面繰り返しパターンで表面から垂直方向にエッチング形成されたトレンチを備え、このトレンチ内に絶縁膜を介してゲート電極が埋め込まれたトレンチ型絶縁ゲート構造を有し、前記トレンチ間の長手方向の半導体基板表面にｐ型チャネル領域とｎ型半導体基板領域が交互に現れるパターン構造を備えた縦型／トレンチ型ＩＧＢＴが、低オン電圧と高耐圧を同時に実現可能なものとして既に公知になっている（特許文献１）。
トレンチ型ＩＧＢＴの負荷短絡耐量の確保、オン電圧の低減、入力容量の低減を実現するために、トレンチ型ＩＧＢＴにおいて、ｐ型ベース領域をトレンチゲートの向きに対して垂直方向にかつ縞状に形成し、さらに、各単位セルのチャネル長を従来のトレンチＩＧＢＴに比べて同一または短くなるように略一定に形成する発明が知られている（特許文献２）。
このような縦型／トレンチ型ＩＧＢＴの構造の一例を図１０の斜視図、図１１−１、図１１−２、図１１−３の断面図、図１２の平面図等に示し、さらに対比説明のために図１７に示すプレーナ型ＩＧＢＴの要部断面図を用い、その構造並びに動作について前記図面等を参照しながら説明する。前記図１１−１〜図１１−３はそれぞれ前記図１０に記載のＡ−Ａ線、Ｂ−Ｂ線、Ｃ−Ｃ線における断面図である。半導体基板１１１の一方の主面（以下、表面と称す）に選択的に形成されるｐ型チャネル領域１１２を有し、その他方の主面（以下、裏面と称す）に、ｎ＋型ＦＳ（フィールドストップ）層１５０、ｐ型コレクタ層１５１とを有し、多数のトレンチ１１３が、ｐ型チャネル領域１１２に直交する表面パターンを有して前記半導体基板１１１の表面からｐ型チャネル領域１１２を貫通してｎ−型ドレイン層（ｎ型半導体基板領域）１１１に達する深さにエッチングにより形成されている。そのトレンチ１１３の内表面にはゲート酸化膜１１４が被覆され、さらにその凹部内には導電性多結晶シリコン等からなるゲート電極１１５が埋設されている。そして隣接するトレンチ１１３との間のチャネル領域１１２の表面にはその略中間にｐ＋型ボディ領域１１７が配設されている。そしてｐ＋型ボディ領域１１７とトレンチ１１３とにそれぞれ隣接してｎ＋型エミッタ領域１１６が設けられている。ゲート電極１１５上には絶縁層１１８が配設され、セル領域の全面にアルミ等の金属電極１１９が設けられ、この絶縁層１１８がゲート電極１１５と金属電極１１９とを絶縁分離している。そして、金属電極１１９がｎ＋型エミッタ領域１１６とｐ＋型ボディ領域１１７との表面にコンタクト領域でオーミック接触するように構成されている。
かかる構造の縦型／トレンチ型ＩＧＢＴにおいては、ゲート電極１１５に所定の閾値以上の電圧を与えることで、トレンチ１１３の側壁に沿ったｐ型チャネル領域１１２表面層にｎ型の反転層（図示せず）が形成され、図１１−１乃至図１１−３において矢印で示すように電流路が形成される。これにより縦型／トレンチ型ＩＧＢＴのエミッタ・コレクタ間がオン状態となる。また、ゲート電極１１５の電圧を閾値以下とすることで、トレンチ１１３の側壁に沿った前記ｐ型チャネル領域１１２のｎ型の反転層が無くなり、前記電流路が消滅して、縦型／トレンチ型ＩＧＢＴのエミッタ・コレクタ間がオフ状態となる。さらに、トレンチ１１３に沿って縦方向（基板主面に垂直な方向）（図１１−１）並びに横方向（基板主面に平行な方向）（図１１−２）の電流路（矢印で示す）が形成されることから、公知のプレーナ型あるいはトレンチ型の縦型ＩＧＢＴと比較して、電流路の面積が格段に拡大される。さらに、基板表面側のトレンチ１１３間においてｎ型半導体基板層１１１の現れている表面領域に少数キャリアの蓄積が生じ、そのオン抵抗を小さくすることができるという利点が生じる。
このような、従来の縦型トレンチＩＧＢＴの設計耐圧と電流密度には、概ね相関が見られ、６００Ｖ級のＩＧＢＴでは２００Ａ〜２５０Ａ／ｃｍ２、１２００Ｖ級ＩＧＢＴでは１００Ａ〜１５０Ａ／ｃｍ２、２５００Ｖ級ＩＧＢＴでは４０Ａ〜６０Ａ／ｃｍ２と、概ね、ＶＩ＝１５０ｋＶＡ程度であった。
特開２０００−２２８５１９号公報（図６、図７） 特開２００１−２７４４００号公報（要約）
しかしながら、前述の図１０に示す縦型のトレンチ型ＩＧＢＴの構成ではターンオフ耐量が小さいという問題がある。この問題は以下のような原因で発生することが判明した。このことについて、再度、図１０、図１１−１乃至図１１−３および図１２を用いて説明する。前記背景技術において説明したように、図１０に示す縦型／トレンチ型ＩＧＢＴの構成では、図１０のＡ−Ａ線断面を示す図１１−１のように、いわゆる、トレンチ型絶縁ゲート型ＩＧＢＴのトレンチ側壁を縦方向（基板主面に垂直な方向）に流れる電流経路（矢印）と、図１０のＢ−Ｂ線断面を示す図１１−２のように、トレンチ側壁を横方向（基板主面に平行な方向）に流れる電流経路（矢印）が形成される。これら二つの電流経路のうち、トレンチ側壁を横方向に流れる電子電流経路（実線矢印）は、むしろ、図１７に示すプレーナ型ＩＧＢＴの電子電流経路（実線矢印）と類似している。しかし、図１７に示すプレーナ型ＩＧＢＴでは、破線で示す正孔電流経路が電子電流経路と同一平面内にあるのに対して、図１１−２に示すトレンチ型絶縁ゲートＩＧＢＴの構成では電子電流経路（実線矢印）と同一平面内に正孔電流経路が存在しない点で異なる。正孔電流は、斜視図である図１０のトレンチ型ＩＧＢＴの、上方から見た平面図である図１２において矢印で示されるように、前記図１０に示されるＢ−Ｂ線断面からＣ−Ｃ線断面の方向に相当する図１１−３の方向に流れることになる。言い換えると、この正孔電流はトレンチ側壁からエミッタ電極と半導体層との接触面に沿って流れ込むような電流経路となると言える。従って、図１２の丸印で示された領域において、正孔電流の集中が発生し、かつ、ｎ＋型エミッタ領域１１６の下部を通ることになる。正孔電流はｎ＋型エミッタ領域／ｐ型チャネル領域／ｎ型半導体基板層からなるＮＰＮトランジスタのベース電流に相当しており、正孔電流の集中はＮＰＮトランジスタの動作を容易なものとし、結果として、ｎ＋型エミッタ領域／ｐ型チャネル領域／ｎ型半導体基板層／ｐ型コレクタ層からなるＩＧＢＴの寄生サイリスタの動作を容易なものとし、このＩＧＢＴをターンオフ制御不能にしてしまい、ターンオフ耐量を低下せしめていることがわかった。
さらに、電気自動車やハイブリッド自動車のモーター駆動用インバーターに適用され、両面冷却で使用されるパワー半導体デバイスでは、冷却効率が高いため、より高い電流密度での適用が望まれている。すなわち、１２００Ｖ級デバイスにおいて、前述した従来の電流密度１００〜１５０Ａ/ｃｍ２より高い電流密度３００〜５００Ａ/ｃｍ２で使用できることが望まれている。このような高電流密度の条件で適用される場合、前記図１０に示す縦型/トレンチ型ＩＧＢＴの構成では、高電流密度での使用と低オン電圧化の両立に問
題点がある。この問題点について、図１１−１乃至図１２を用いて説明する。一般的に制限電流は次式（１）
で表される。設計の自由度を確保するため、および他の特性を犠牲にしないためには、前記式（１）中の総エミッタ幅Ｚだけを変えて制限電流Ｉsatを調整することが望ましい。
すなわち、総エミッタ幅を大きくすることで制限電流を大きくできることが望ましい。ここで、総エミッタ幅Ｚとは、トレンチ１３間にある単位セルにおけるエミッタ領域１６がトレンチ１３と接触する部分の幅（長さ）について単位面積当たりの全セル数を合計した幅（長さ）である。以下、エミッタ幅をエミッタ長さということもあるが、同じことである。
一方、従来技術において示したように、前記図１０に示す縦型／トレンチ型ＩＧＢＴの構成では、図１１−１に示す、いわゆる、トレンチ型ＩＧＢＴのトレンチ側壁のチャネル領域１１２内をエミッタ領域１１６から側壁に沿って基板の厚さ方向に流れる電流経路と図１１−３に示すトレンチ側壁に沿ったチャネル領域１１２内を基板の主面に平行な横方向に流れる電流経路が形成される。低いオン電圧を達成するためには、このトレンチの側壁に沿って主面に平行な横方向に流れる電流経路を確保する必要がある。
しかしながら、前記図１０に示す縦型／トレンチ型ＩＧＢＴの構成を保ちながら、制限電流を大きくするために、前記式（１）に従い、総エミッタ幅だけを広くすると、トレンチ長手方向でエミッタ領域が必然的にチャネル領域端に近づいてしまい、十分にトレンチ側壁を横方向に流れる電流経路が形成できないために、高電流密度で低オン電圧化が困難であることが判明した。
本発明は上述した問題点に鑑みてなされたもので、本発明の目的は、ターンオフ耐量の向上と低オン抵抗化または／および大電流密度化を達成できる縦型トレンチ型絶縁ゲートＭＯＳ半導体装置を提供することである。
特許請求の範囲の請求項１記載の発明によれば、第一導電型の半導体基板と、該半導体基板の一方の主表面層に選択的に形成される第二導電型のチャネル領域と、前記チャネル領域の表面層に選択的に形成される第一導電型のエミッタ領域と、前記チャネル領域の表面層と前記エミッタ領域の表面層との間に選択的に形成される前記チャネル領域より高不純物濃度の第二導電型のボディ領域と、前記半導体基板表面からチャネル領域を超える深さを有し、並列ストライプ状表面パターンに形成されるトレンチと、該トレンチの側壁に形成されるゲート絶縁膜を介して前記トレンチ内に埋設されるポリシリコンゲート電極と、前記エミッタ領域と前記ボディ領域の双方の表面に跨るコンタクト領域で接触するエミッタ電極と、前記半導体基板の他方の主表面層に形成される第二導電型のコレクタ層と、該コレクタ層表面に接触するコレクタ電極とを備え、前記半導体基板の一方の主表面では、前記トレンチ間の長手方向に第二導電型のチャネル領域と第一導電型の半導体基板の各表面が交互に現われるように配設され、該チャネル領域の表面層に選択的に形成される前記エミッタ領域は、平面視で、前記トレンチ間の中央側から両側の前記トレンチの近傍にそれぞれ延在する辺を有し、当該辺が前記トレンチの長手方向に対して約４５度の角度をなし、かつ、前記トレンチ側で広く、前記トレンチ間の中央側で狭い表面形状を備えており、前記エミッタ領域の中央側で狭くなった部分の前記トレンチ間の長手方向の両側に前記ボディ領域を有する縦型トレンチ型絶縁ゲートＭＯＳ半導体装置とすることにより、本発明の目的が達成される。
特許請求の範囲の請求項２記載の発明によれば、前記エミッタ領域の、トレンチに接する辺の長さが、前記コンタクト領域のトレンチ長手方向の長さよりも短い縦型トレンチ型絶縁ゲートＭＯＳ半導体装置とする。
特許請求の範囲の請求項３記載の発明によれば、前記エミッタ領域の、トレンチに接する辺の長さが、前記コンタクト領域のトレンチ長手方向の長さよりも長い縦型トレンチ型絶縁ゲートＭＯＳ半導体装置にする。
特許請求の範囲の請求項４記載の発明によれば、前記コンタクト領域に、該コンタクト領域より広い前記ボディ領域が形成されている特許請求の範囲の請求項１に記載の縦型トレンチ型絶縁ゲートＭＯＳ半導体装置にする。
特許請求の範囲の請求項５記載の発明によれば、前記コンタクト領域の前記トレンチ長手方向の幅が前記エミッタ領域のトレンチに接する辺の長さより特許請求の範囲の請求項４記載の長い縦型トレンチ型絶縁ゲートＭＯＳ半導体装置にする。
特許請求の範囲の請求項６記載の発明によれば、前記ボディ領域の前記トレンチ長手方向の幅が前記エミッタ領域のトレンチに接する辺の長さより長い特許請求の範囲の請求項４記載の縦型トレンチ型絶縁ゲートＭＯＳ半導体装置にする。
特許請求の範囲の請求項７記載の発明によれば、第一導電型の半導体基板と、該半導体基板の一方の主表面層に選択的に形成される第二導電型のチャネル領域と、前記チャネル領域の表面層に選択的に形成される第一導電型のエミッタ領域と、前記チャネル領域の表面層と前記エミッタ領域の表面層との間に選択的に形成される前記チャネル領域より高不純物濃度の第二導電型のボディ領域と、前記半導体基板表面からチャネル領域を超える深さを有し、並列ストライプ状表面パターンに形成されるトレンチと、該トレンチの側壁に形成されるゲート絶縁膜を介してトレンチ内に埋設されるポリシリコンゲート電極と、前記エミッタ領域と前記ボディ領域および前記チャネル領域の表面にコンタクト領域で接触するエミッタ電極と、前記半導体基板の他方の主表面層に形成される第二導電型のコレクタ層と、該コレクタ層表面に接触するコレクタ電極とを備え、前記半導体基板の一方の主表面では、前記トレンチ間の長手方向に第二導電型のチャネル領域と第一導電型の半導体基板の各表面が交互に現われるように配設される縦型トレンチ型絶縁ゲートＭＯＳ半導体装置において、該チャネル領域の表面層に選択的に形成される前記エミッタ領域は、平面視で、前記トレンチ間の中央側から両側の前記トレンチの近傍にそれぞれ延在し、かつ、前記トレンチ側で広く、前記トレンチ間の中央側で狭い表面形状を備えており、前記エミッタ領域の中央側で狭くなった部分の前記トレンチ間の長手方向の両側に前記ボディ領域を有し、前記ボディ領域の前記トレンチ長手方向の幅が前記エミッタ領域のトレンチに接する辺の長さより長く、前記ボディ領域が前記トレンチの側壁にかかる縦型トレンチ型絶縁ゲートＭＯＳ半導体装置とすることによっても、前記本発明の目的は達成される。
特許請求の範囲の請求項８記載の発明によれば、前記トレンチの長手方向に前記チャネル領域と前記半導体基板の各表面が交互に現れるように配設される際の、前記チャネル領域と前記半導体基板の繰り返しピッチをＺunitとし、Ｚunitに対するエミッタ領域の比率をＲ Emitter とする場合、Ｒ Emitter ≧０．３である特許請求の範囲の請求項７記載の縦型トレンチ型絶縁ゲートＭＯＳ半導体装置とする。
特許請求の範囲の請求項９記載の発明によれば、前記Ｒ Emitter がＲ Emitter ≧０．４である特許請求の範囲の請求項８記載の縦型トレンチ型絶縁ゲートＭＯＳ半導体装置とする。
特許請求の範囲の請求項１０記載の発明によれば、前記トレンチの長手方向に前記チャネル領域と前記半導体基板の各表面が交互に現れるように配設される際の、前記チャネル領域と前記半導体基板の繰り返しピッチをＺunitとする場合、Ｚunit≧１００μｍである特許請求の範囲の請求項７記載の縦型トレンチ型絶縁ゲートＭＯＳ半導体装置とする。
特許請求の範囲の請求項１１記載の発明によれば、前記並列ストライプ状表面パターンに形成されるトレンチとトレンチの繰り返しピッチが５μｍ以下である特許請求の範囲の請求項７記載の縦型トレンチ型絶縁ゲートＭＯＳ半導体装置とする。
特許請求の範囲の請求項１２記載の発明によれば、前記トレンチの側壁に形成されるゲート絶縁膜の厚さが１５０ｎｍ乃至２００ｎｍのいずれかである特許請求の範囲の請求項７記載の縦型トレンチ型絶縁ゲートＭＯＳ半導体装置とする。
以上に説明した本発明によれば、ターンオフ耐量の向上と低オン抵抗化または／および大電流密度化を達成できる縦型トレンチ型絶縁ゲートＭＯＳ半導体装置を提供することができる。
以下、本発明にかかる縦型トレンチ型絶縁ゲートＭＯＳ半導体装置について、図面を用いて詳細に説明する。本発明はその要旨を超えない限り、以下に説明する実施例の記載に限定されるものではない。
図１〜図９はそれぞれ本発明の実施例１にかかる縦型ＩＧＢＴの製造工程を示す半導体基板の要部断面図である。図１３は本発明の実施例１にかかる縦型ＩＧＢＴのセル部拡大平面図である。図１４は本発明の実施例１にかかる縦型ＩＧＢＴのセル部拡大平面図である。図１５は本発明の実施例２にかかる縦型ＩＧＢＴのセル部拡大平面図である。図１６は本発明の実施例３にかかる縦型ＩＧＢＴのセル部拡大平面図である。図１８は本発明と従来とにかかる縦型トレンチゲート構造ＩＧＢＴのターンオフ波形図である。図１９−１〜図２２は本発明の実施例４にかかる縦型ＩＧＢＴの製造工程のうち、実施例１と異なる製造工程を示す半導体基板の要部断面図である。図２３−１〜図２３−２は本発明の実施例４にかかる縦型ＩＧＢＴのセル部拡大平面図である。図２４は本発明の実施例５にかかる縦型ＩＧＢＴのセル部拡大平面図である。図２５は本発明の実施例６にかかる縦型ＩＧＢＴのセル部拡大平面図である。図２６は本発明の実施例７にかかる縦型ＩＧＢＴのセル部拡大平面図である。図２７は本発明の実施例８にかかる縦型ＩＧＢＴのセル部拡大平面図である。図２８、図２９は本発明の実施例９にかかる縦型ＩＧＢＴの製造工程のうち、実施例１と異なる製造工程を示す半導体基板の要部断面図である。図３０−１、図３０−２は本発明の実施例９にかかる縦型ＩＧＢＴのセル部拡大平面図である。図３１は本発明の実施例１０にかかる縦型ＩＧＢＴのセル部拡大平面図である。図３２は本発明の実施例１１にかかる縦型ＩＧＢＴのセル部拡大平面図である。図３３は本発明の実施例１２にかかる縦型ＩＧＢＴのセル部拡大平面図である。図３４は本発明の実施例１１にかかる縦型ＩＧＢＴのセル部拡大平面図であり、図３２と同じである。図３５は本発明の実施例１３にかかる縦型ＩＧＢＴのセル部拡大平面図である。図３６、図３７は実施例１３と従来例とのＩＧＢＴの出力特性比較図である。図３８、図３９はゲート酸化膜を厚くした場合と従来例とのＩＧＢＴの出力特性比較図である。図４０、図４１は電流密度４００Ａ／ｃｍ２での、ハーフユニットセル長さとオン電圧との関係図である。
以下、本発明の縦型トレンチ型絶縁ゲートＭＯＳ半導体装置にかかる実施例１について、図１乃至図９、図１３乃至図１６を参照して説明する。なお、実施例１では電力用縦型トレンチ型絶縁ゲートＭＯＳ半導体装置として、耐圧６００ＶのＩＧＢＴの製造工程を示す。
従来の技術と同様に表面にベース領域となるｎ−領域を有する面方位（１００）面で比抵抗が約３０Ωｃｍのｎ−型の半導体シリコン基板１１を用意する（図１）。その基板表面に図示しないガードリング層（セル領域の周囲に形成されて表面での電界緩和機能を持つ耐圧構造の一種）形成のためのレジストマスクパターンを形成し、ｐ型不純物をイオン注入し、レジスト除去後に熱処理を行うことで、チップの周辺部にガードリング層（図示せず）を形成する。この熱処理の際に酸化膜３０を形成し、ホトリソグラフィの工程によりこの酸化膜３０に開口部を形成する。
図２に示すように、この酸化膜３０をマスクとして所定の深さまで開口部の半導体シリコン基板１１をエッチングすることによりトレンチ１３を形成する。本実施例１では酸化膜３０に５μｍ間隔で幅０．８μｍの開口部を設け、異方性のＲＩＥ（Ｒｅａｃｔｉｖｅ
Ｉｏｎ Ｅｔｃｈｉｎｇ）エッチングをすることでトレンチ１３を形成した。シリコン基板１１へのトレンチ１３形成に伴って形成される内表面欠陥層を除去するために、まず酸化処理によりトレンチ内部に図示しない犠牲酸化膜を形成する。この犠牲酸化膜を除去することにより前記内表面欠陥層を除去する。そして、一旦、セル領域の酸化膜を全て除去し、その後、ゲート酸化膜形成を行うことにより、トレンチ１３の内部に膜厚８０〜１２０ｎｍのゲート酸化膜１４を形成する（図３）。
次に、図３の鎖線で示すように、シリコン基板上に膜厚が０．５〜１．０μｍのリンやボロン等の不純物原子がドープされた導電性の多結晶シリコン膜１５−１、１５−２を減圧ＣＶＤ法により全面に被着してトレンチ１３の内部にも埋め込む。次に異方性または等方性のガスエッチングにより、ドープド多結晶シリコン膜１５−１をエッチバックする。シリコン基板１１表面に酸化膜１４が露出した段階で多結晶シリコン膜１５−１のエッチングを停止すると、図３に示すようにトレンチ１３内に埋め込まれたゲート電極１５−２が形成される。堆積した膜厚と同程度の量をエッチバックするので、ゲート電極１５−２はトレンチ１３の頂部から１００〜１５０ｎｍ程度深くエッチングされる。以降はこのゲート電極１５−２を単に符号１５で表す。
図４に示すようにシリコン基板１１表面側の酸化膜１４のみを除去してシリコン基板面を露出させる。このとき、酸化膜１４の除去方法として異方性エッチングを用いると、トレンチ側壁部上部の酸化膜１４がエッチングされることなく厚いまま残るので、好ましい。さらにこの後の工程で形成されるｐ型チャネル領域、ｐ＋型ボディ領域、ｎ＋型エミッタ領域のイオン注入面が同一面となるほか、ｐ型チャネル領域の形成がトレンチ形成後に行われることとなり、ｐ型チャネル領域の拡散深さを浅くすることが可能となる。さらには、ボロンが熱酸化膜形成中に酸化膜に取り込まれることも防ぐことができるため都合がよい。
図５（ａ）に示すようにボロンイオンあるいは砒素イオンが十分に透過しうる厚さ、例えば２０〜５０ｎｍの熱酸化膜１４ａを形成する。図５（ａ）の平面図である図５（ｂ）に示すように、並列トレンチのトレンチ間のシリコン基板領域１１表面に、並列トレンチに直交するパターンでｐ型チャネル領域１２となるｐ型の拡散領域を例えば加速電圧５０ｋｅＶ程度、ドーズ量１×１０１３ｃｍ−２〜５×１０１４ｃｍ−２程度のボロンのイオン注入および１１００℃程度の熱拡散処理により選択的に形成する。本実施例１では、トレンチ長手方向の、ボロンイオンが注入されるシリコン基板の表面幅を約６μｍ、ボロンイオンが注入されない幅（熱処理による拡散後の幅）を約１４μｍとした。図５（ｂ）に斜線で示されるｐ型チャネル領域１２は熱拡散後の幅である。形成されたチャネル領域１２の、トレンチ１３間の中央表面に、ｐ＋型ボディ領域１７を形成する（図６（ａ）、（ｂ））。これはｐ＋型ボディ領域１７となる部分にホトリソグラフィの工程によりレジストマスクの開口を形成し、例えば加速電圧１００ｋｅＶ程度、ドーズ量１×１０１５ｃｍ−２〜５×１０１５ｃｍ−２程度のボロンイオン注入および１０００℃程度の熱拡散処理をすることにより形成することができる。本実施例１では、ｐ＋型ボディ領域１７のトレンチ１３の長手方向の幅を約５．５μｍ、トレンチ１３の短手方向の幅を２μｍとし、トレンチ１３間の中央部に配置されるように形成した。
次に、ホトリソグラフィ工程と、続く砒素イオン注入および熱処理により、トレンチ／トレンチ間のチャネル領域１２において、図７（ａ）、（ｂ）に示すようにトレンチ長手方向の長さが、トレンチ１３近傍からトレンチ／トレンチ間の中央部に近づくほど短くなるパターンを有するｎ＋型のエミッタ領域１６を形成する。図７（ａ）は図７（ｂ）のＸ−Ｘ線断面図である。以降の各断面図も同様な箇所での断面である。このイオン注入は、例えば、図７（ａ）に部分的に矢印で示すように、Ａｓ（砒素）イオンをレジストマスク２３を用いて１００〜２００ｋｅＶ程度、ドーズ量１×１０１５ｃｍ−２〜５×１０１５ｃｍ−２程度で行われる。
次に、図８（ａ）の断面図および図８（ｂ）の一部破断平面図に示すようにＢＰＳＧ（Ｂｏｒｏ Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）等の絶縁膜１８を基板全面に被着し、ホトリソグラフィの工程により基板１１表面のｎ＋型エミッタ領域１６とｐ＋型ボディ領域１７とに金属電極（エミッタ電極）１９を接触させるためのコンタクト領域４０を開口する。この結果、トレンチ１３内のゲート電極１５は前記ＢＰＳＧ絶縁層１８により被覆される。このとき、前記コンタクト領域４０のトレンチ長手方向の開口幅が、ｎ＋型エミッタ領域１６のトレンチ長手方向の長さよりも短くなるようにする。
具体的には、前記ｎ＋型エミッタ領域のトレンチ長手方向の長さ５．０μｍに対して、前記コンタクト領域のトレンチ長手方向の開口長さを４．５μｍ、トレンチ短手方向の開口長さはｐ＋型ボディ領域１７のトレンチ短手方向長さと同じ２μｍとなるようにした。図１３に、前記コンタクト領域４０周辺の、トレンチ１３間のｐ型チャネル領域１２の表面に形成されるｐ＋型ボディ領域１７とｎ＋型エミッタ領域１６の拡大パターンとコンタクト領域４０の各領域の寸法をまとめて示す。
ただし、ｐ型チャネル領域、ｎ＋型エミッタ領域、ｐ＋型ボディ領域はイオン注入後の熱処理による不純物拡散により基板面方向にも拡がるので、これらの領域に関する前述の寸法関係はマスク開口時の寸法による場合のものである。図１３では熱拡散により拡がるｐ型チャネル領域とｐ＋型ボディ領域をそれぞれ、符号１２ａ、１７ａで示した。
その後、アルミニウム等の金属膜をスパッタリングなどにより被着し、ホトリソグラフィの工程によりパターニングして、アロイ化することで、セル領域部分の全面にｎ＋型エミッタ電極となる金属電極層１９を形成する。更に必要に応じてチップ全面にパッシベーション膜を被着することも好ましい。
図８（ａ）に示すシリコン基板１１を他方の主面から耐圧によって決まる所要の厚さ（たとえば８０〜１２０μｍ程度）になるように研磨した後、図９に示すように、ｎ型バッファ層（あるいは、ｎ型フィールドストップ層）５０およびｐ型コレクタ層５１をイオン注入ならびに熱処理によって形成し、コレクタ電極２２を形成するとウエハ段階の縦型ＩＧＢＴが完成する。ここで、ＩＧＢＴの形態によっては、ｎ型バッファ層（あるいは、ｎ型フィールドストップ層）５０の形成を必要としない場合もある。また、シリコン基板として、ｎ−／ｎ＋＋／ｐ＋＋基板を用い、ｎ型バッファ層５０およびｐ型コレクタ層５１をイオン注入ならびに熱処理によって形成しない方法とすることもできる。さらに、ｎ＋型エミッタ領域１６を２回に分けて形成することによりｎ＋型エミッタ領域の表面濃度を高くすると、良好なオーミック接触が得られるので、好ましい。
上述の説明のようにｐ型チャネル領域１２、ｐ＋型ボディ領域１７、ｎ＋型エミッタ領域１６の相互配置並びに寸法とすることによって、図１４の矢印で示すように、正孔電流経路上に存在していたｎ＋型エミッタ領域を小さくすることが可能となり、ｎ＋型エミッタ領域／ｐ型チャネル領域／ｎ型シリコン基板層からなるＮＰＮトランジスタを極めて動作しにくいものとし、結果として、ｎ＋型エミッタ領域／ｐ型チャネル領域／ｎ型シリコン基板層／ｐ型コレクタ層からなるＩＧＢＴの寄生サイリスタの動作を困難なものとし、ターンオフ耐量を上昇せしめることが可能となるのである。
本発明の縦型トレンチ型絶縁ゲートＭＯＳ半導体装置にかかる実施例２について、図１５を参照して説明する。実施例２では電力用縦型トレンチ型絶縁ゲートＭＯＳ半導体装置として、耐圧６００ＶのＩＧＢＴの構造を示す。
ＩＧＢＴ作成の工程フローは前述の実施例１と同様であり、ｐ＋型ボディ領域２７、ｎ＋型エミッタ領域２６および金属／半導体層のコンタクト領域４１の形状、配置、寸法のみ実施例１から変更されている。主たる変更点は、ｎ＋型エミッタ領域２６とトレンチのなす角度が９０度ではなく４５度の角度をなしているという点、ならびに、金属／半導体層のコンタクト領域４１のトレンチ長手方向の長さ（５．５μｍ）がｎ＋型エミッタ領域２６のトレンチ長手方向の長さ（５．０μｍ）より長くなっているという点である。
ｎ＋型エミッタ領域２６とトレンチのなす角度を９０度より小さくすることにより、正孔電流経路上に存在していたｎ＋型エミッタ領域２６を実施例１よりもさらに小さくすることが可能となる。加えて、金属／半導体層のコンタクト領域４１のトレンチ長手方向の長さがｎ＋型エミッタ領域２６のトレンチ長手方向の長さより長くすることによって、正孔電流経路をｎ＋型エミッタ領域２６から遠ざけることが可能となる。従って、実施例１のＩＧＢＴよりさらに高いターンオフ耐量を得られる。
ただし、ｐ型チャネル領域、ｎ＋型エミッタ領域、ｐ＋型ボディ領域はイオン注入後の熱処理による不純物拡散により基板面方向にも拡がるので、これらの領域に関する前述の寸法関係はマスク開口時の寸法による場合のものである。図１５では熱拡散により拡がるｐ型チャネル領域、ｐ＋型ボディ領域をそれぞれ、符号２２ａ、２７ａで示した。
本発明の縦型トレンチ型絶縁ゲートＭＯＳ半導体装置にかかる実施例３について、図１６を参照して説明する。実施例３では電力用縦型トレンチ型絶縁ゲートＭＯＳ半導体装置として、耐圧６００ＶのＩＧＢＴの構造を示す。
ＩＧＢＴを作成する製造工程フローは前述の実施例１と同様であり、ｐ＋型ボディ領域３７、ｎ＋型エミッタ領域３６および金属／半導体層のコンタクト領域４２の形状、配置、寸法のみ実施例１から変更されている。主たる変更点は、ｎ＋型エミッタ領域３６とトレンチのなす角度が９０度ではなく４５度の角度をなしているという点、ならびに、金属／半導体層のコンタクト領域４２がｎ＋型エミッタ領域３６のトレンチ長手方向のすべての長さにわたって接触していないという点である。金属／半導体層のコンタクト領域４２がｎ＋型エミッタ領域３６のトレンチ長手方向のすべてにわたって接触していないことによって、ｎ＋型エミッタ領域３６と金属／半導体層のコンタクト領域４２の間にある高濃度ｐ＋型ボディ領域３７を正孔電流が流れることが可能となり、ＩＧＢＴのターンオフ耐量を上昇せしめることが可能となる。
ただし、ｐ型チャネル領域、ｎ＋型エミッタ領域、ｐ＋型ボディ領域はイオン注入後の熱処理による不純物拡散により基板面方向にも拡がるので、これらの領域に関する前述の寸法関係はマスク開口時の寸法による場合のものである。図１６では熱拡散により拡がるｐ型チャネル領域、ｐ＋型ボディ領域をそれぞれ、符号３２ａ、３７ａで示した。
以上に説明したのは本発明の実施例の一部に過ぎないものであり、本発明の趣旨を逸脱することなく、この他にも種々の実施例が考えられることは言うまでもない。
以下、本発明にかかる実施例４について、図１乃至図５および図１９−１、図２０−１、図２１、図２２を参照して説明する。なお、本実施例４では縦型トレンチゲートＭＯＳパワー半導体デバイスとして、耐圧１２００ＶのＩＧＢＴの製造工程を示す。
まず、表面にベース領域となるｎ−領域１１を有する面方位１００で、比抵抗が実施例１の約３０Ωｃｍからこの実施例４では約６０Ωｃｍに変えたｎ−型のシリコン基板を用意する。その他の工程については、図１〜図５までの製造工程は実施例１とほぼ同様とする。続く、図１９−１に関する製造工程について、この実施例４では、ｐ＋ボディ領域３７−１の寸法とｎ＋型エミッタ領域３６−１について、実施例１に係わる図６と異なる。すなわち、ｐ＋ボディ領域３７−１のトレンチ長手方向のボロンイオン注入幅を約４．６μｍ、トレンチ短手方向の幅を２μｍとした。
次に図２０−１（ａ）、（ｂ）に示すようにホトリソグラフィの工程により、開口寸法が実施例１（図示せず）と異なるレジストマスク２３−１を用いて、実施例１と同様に砒素（Ａｓ）のイオン注入および熱処理をすることでｎ＋型エミッタ領域３６−１を形成する。このイオン注入は、例えば１００〜２００ｋｅＶ程度、ドーズ量１×１０１５ｃｍ−２〜５×１０１５ｃｍ−２程度で行われる。ｎ＋型エミッタ領域３６−１の具体的な平面寸法を図２３−１に示すように、５．０μｍとした。図２３−１では熱拡散により拡がるｐ型チャネル領域とｐ＋型ボディ領域をそれぞれ、符号３２−１ａ、３７−１ａで示した。次に図２１（ａ）、（ｂ）に示すようにＢＰＳＧ等の層間絶縁膜１８を基板全面に被着し、ホトリソグラフィの工程により基板表面のｎ＋型エミッタ領域３６−１及びｐ＋型ボディ領域３７−１を露出するように、層間絶縁膜１８をエッチングすることで開口（コンタクト領域）４３を設ける。従って、トレンチ１３内のゲート電極１５を被覆するように層間絶縁層１８が形成される。このとき、開口（コンタクト領域）４３のトレンチの長手方向の幅（９．６μｍ）が、ｎ＋型エミッタ領域３６−１のトレンチ／トレンチ間におけるトレンチ長手方向（５．０μｍ）よりも長くなるようにする。本実施例４ではｎ＋型エミッタ電極１９との接触のための開口（コンタクト領域）４３の具体的な寸法は、図２３−１に示すように、トレンチ長手方向の開口長さが９．６μｍ、トレンチ短手方向の開口長さが２μｍとなるようにした。そして、図２１（ａ）に示すように、アルミ等の金属材料をスパッタリングすることで、基板の全面に被着し、ホトリソグラフィの工程によりパターニングして、セル領域部分の全面に電極となる金属電極層１９を形成する。更にその上のチップ全面に図示しないパッシベーション膜を被着することが好ましい。シリコン基板１１の他方の主面から所定の厚さ（１３０〜１５０μｍ程度）までシリコン基板を研磨した後に、図２２に示すように、ｎ型バッファ層（あるいは、ｎ型フィールドストップ層）５０およびｐ型コレクタ層５１をイオン注入ならびに熱処理によって形成した後にコレクタ電極２２を形成することで、ウエハ段階の縦型ＩＧＢＴが完成する。ここで、ＩＧＢＴの形態によっては、ｎ型バッファ層（あるいは、ｎ型フィールドストップ層）５０の形成はなされないものもあるし、基板として、ｎ−／ｎ＋＋／ｐ＋＋基板を用い、ｎ型バッファ層５０およびｐ型コレクタ層５１をイオン注入ならびに熱処理によって形成しないものもある。ただし、前述のような製造方法の場合には、ゲート電極１５とｎ＋型エミッタ領域３６−１とが離れることが考えられるため、ｎ＋型エミッタ領域の熱処理時間は比較的長くする必要がある。このような場合にはｎ＋型エミッタ領域の濃度が低下し、金属電極とｎ＋型エミッタ領域のオーミック接触が困難な場合がある。このような場合は、エミッタ層を２回に分けて形成することでｎ＋型エミッタ領域の表面濃度が高くオーミック接触の容易なものとすることができる。すなわち、ｐ型チャネル領域３２−１を形成後に第１のｎ＋型のエミッタ領域３６−１を形成した後、ｐ＋型ボディ領域３７−１を形成し、さらに、第２のｎ＋型エミッタ領域３６−１となる部分にホトリソグラフィの工程によりレジストマスクの開口を形成し、例えば砒素をイオン注入および熱処理することにより形成する。これにより、ｎ＋型エミッタ領域と金属電極のオーミック接触が容易な構造となる。
上述のようにｐ型チャネル領域３２−１、ｎ＋型エミッタ領域３６−１、エミッタ金属／半導体のコンタクト領域４３を形成することによって、図２３−２における矢印で示すように、トレンチ１３側壁から流れ込む正孔電流の多くは、電位の低いエミッタ電極へ流れ込むようになり、ｐ型チャネル領域３２−１の電位の上昇を抑制することが可能となる。従って、ｎ＋型エミッタ領域３６−１／ｐ型チャネル領域３２−１／ｎ型シリコン基板層１１からなるＮＰＮトランジスタを動作しにくいものとし、結果として、ｎ＋型エミッタ領域３６−１／ｐ型チャネル領域３２−１／ｎ型シリコン基板層１１／ｐ型コレクタ層５１からなるＩＧＢＴの寄生サイリスタの動作を困難なものとする。このため、ターンオフ耐量を上昇せしめることが可能となる。
図１８に、前記図１２に示す従来のＩＧＢＴのターンオフ波形図（ａ）および実施例４にかかるＩＧＢＴのターンオフ波形図（ｂ）をそれぞれ示す。図１２の従来のＩＧＢＴでは、図１８（ａ）に示すように、電流密度３７５Ａ／ｃｍ２でターンオフ破壊しているのに対して、本実施例４にかかるＩＧＢＴでは、図１８（ｂ）に示すように電流密度２０００Ａ／ｃｍ２を非破壊でターンオフ可能となっており、５倍以上のターンオフ耐量が得られることが分かった。該ターンオフ耐量の向上は、前述のように、トレンチ側壁から流れ込む正孔電流の経路から、ｎ＋型エミッタ領域を遠ざけ、ｎ＋型エミッタ領域３６−１／ｐ型チャネル領域３２−１／ｎ型シリコン基板層１１／ｐ型コレクタ層５１からなるＩＧＢＴの寄生サイリスタの動作を困難なものとした結果と考えられる。
本発明にかかる実施例５について、図２４を参照して説明する。ＩＧＢＴを作成する製造工程フローは実施例４と同様であり、ｐ＋型ボディ領域３７−２の形状は前記実施例４から変更されている。すなわち、ｐ＋型ボディ領域３７−２がエミッタ金属電極とのコンタクト領域４４を取り囲むように、かつ、トレンチ１３長手方向にｎ＋型エミッタ領域（５．０μｍ）３６−２より長い距離（幅）（１０μｍ）で形成されているという点である。このようなｐ＋型ボディ領域３７−２を形成することでトレンチ側壁から流れ込む正孔電流の多くはｐ＋型ボディ領域３７−２を通りコンタクト領域４４へ流れ込むことになり、ｐ型チャネル領域３２−２の電位の上昇を抑制し、前記実施例４のＩＧＢＴより高いターンオフ耐量を得られることが可能となる他、コンタクト領域４４がｎ型シリコン基板層１１に到達することを確実に防ぐことが可能となる。なお、図２４では熱拡散により拡がるｐ型チャネル領域とｐ＋型ボディ領域をそれぞれ、符号３２−２ａ、３７−２ａで示した。
本発明にかかる実施例６について、図２５を参照して説明する。ＩＧＢＴを作成する製造工程フローは前記実施例４と同様であり、ｐ＋型ボディ領域３７−３が前記実施例４から変更されている。すなわち、ｐ＋型ボディ領域３７−３をトレンチ１３側壁にかかるように形成することで、トレンチ側壁から流れ込む正孔電流の多くはｐ＋型ボディ領域３７−３を通りコンタクト領域４５へ流れ込むことになり、ｐ型チャネル領域の電位の上昇を抑制することが可能となる。従って、前記実施例４のＩＧＢＴより高いターンオフ耐量を得られる。なお、図２５では、ｐ型チャネル領域を３２−３、ｎ＋型エミッタ領域を３６−３でそれぞれ示し、熱拡散により拡がるｐ型チャネル領域とｐ＋型ボディ領域をそれぞれ、符号３２−３ａ、３７−３ａで示した。ｐ型チャネル領域３２−３と３２−３ａの形状が判るようにｐ ＋ 型ボディ領域３７−３の左下部分を削除して示した。
本発明にかかる実施例７について、図２６を参照して説明する。ＩＧＢＴを作成する製造工程フローは前記実施例４と同様であり、主たる変更点は、ｎ＋型エミッタ領域３６−４とトレンチ１３のなす角度が９０度ではなく４５度の角度をなしているという点である。コンタクト領域４６がｎ＋型エミッタ領域３６−４のトレンチ長手方向部分とすべてにわたって接触していないことによって、ｎ＋型エミッタ領域３６−４とコンタクト領域４６の間にある高濃度ｐ＋型ボディ領域３７−４により多くの正孔電流が流れることが可能となり、ＩＧＢＴのターンオフ耐量を上昇せしめることが可能となる。なお、図２６ではｐ型チャネル領域を３２−４で示し、熱拡散により拡がるｐ型チャネル領域とｐ＋型ボディ領域をそれぞれ、符号３２−４ａ、３７−４ａで示した。
本発明にかかる実施例８について、図２７を参照して説明する。ＩＧＢＴを作成する製造工程フローは前記実施例４と同様であり、前記実施例６、７を組み合わせた構造であるが、主たる変更点として、ｐ＋型ボディ領域３７−５とｎ＋型エミッタ領域３６−５が重ね合わせられるように形成されている点である。このような構成とすることで、フォトエッチング工程でやむを得ず発生するマスク合わせずれが発生した場合においても確実に高濃度ｐ＋型ボディ領域３７−５がｎ＋型エミッタ領域３６−５に接するように形成されるようになり、マスク合わせずれが発生する場合においても、安定的に高いターンオフ耐量が得られる。なお、図２７ではｐ型チャネル領域を３２−５で示し、熱拡散により拡がるｐ型チャネル領域とｐ＋型ボディ領域をそれぞれ、符号３２−５ａ、３７−５ａで示した。
以下、本発明の実施例９について、図１乃至図５、図１９−２、図２０−２、図２８、図２９、図３０−１、図３０−２を参照して説明する。なお、本実施例９は縦型トレンチゲートＭＯＳパワー半導体デバイスとして、耐圧１２００ＶのＩＧＢＴの製造工程を示す。まず、実施例４と同様に表面にベース領域となるｎ−領域１１を有する面方位１００で、比抵抗を約６０Ωｃｍのｎ−型のシリコン基板を用意する（図１）。図１〜図５および図１９−２、図２０−２までの製造工程は実施例４と同様である。
本実施例９では、図２８（ａ）、（ｂ）に示すようにＢＰＳＧ等の層間絶縁膜１８を基板全面に被着し、ホトリソグラフィの工程により基板表面のｎ＋型エミッタ領域３６−６及びｐ＋型ボディ領域３７−６を露出するようにその層間絶縁膜１８をエッチングすることでエミッタ金属電極との接触のためのコンタクト領域４７を設ける。このコンタクト領域４７の寸法は、図３０−１に示すように、トレンチ長手方向では９．０μｍ、トレンチ短手方向では２μｍである。なお、図３０−１ではｐ型チャネル領域を３２−６で示し、熱拡散により拡がるｐ型チャネル領域とｐ＋型ボディ領域をそれぞれ、符号３２−６ａ、３７−６ａで示した。コンタクト領域４７のトレンチ長手方向の幅が、ｎ＋型エミッタ領域３６−６のトレンチ／トレンチ間におけるトレンチ長手方向よりも短くなるようする。具体的な寸法としては、コンタクト領域のトレンチ長手方向の開口長さが４．５μｍ、トレンチ短手方向の開口長さが２μｍとなるようにした。そして、アルミ等の金属材料をスパッタリングすることで、シリコン基板の全面に被着し、ホトリソグラフィの工程によりパターニングして、セル領域部分の全面に電極となる金属電極層１９を形成する。更に好ましくはチップ全面にパッシベーション膜を被着する。図２９に示すように、実施例４と同様にしてシリコン基板の他方の主面を研磨し、ｎ型バッファ層（あるいはフィールドストップ層）５０およびｐ型コレクタ層５１をイオン注入ならびに熱処理によって形成した後にコレクタ電極２２を形成することで、ウエハ段階の縦型ＩＧＢＴが完成する。
このようにｐ型チャネル領域３２−６、ｐ＋型ボディ領域３７−６、ｎ＋型エミッタ領域３６−６を形成することによって、図３０−２における矢印に示すように、トレンチ１３側壁から流れ込む正孔電流の多くは、電位の低い（エミッタ電位に近い）高濃度ｐ＋型ボディ領域３７−６へ流れ込むようになり、ｐ型チャネル領域３２−６の電位の上昇を抑制することが可能となる。従って、ｎ＋型エミッタ領域３６−６／ｐ型チャネル領域３２−６／ｎ型シリコン基板層１１からなるＮＰＮトランジスタを動作しにくいものとし、結果として、ｎ＋型エミッタ領域３６−６／ｐ型チャネル領域３２−６／ｎ型シリコン基板層１１／ｐ型コレクタ層５１からなるＩＧＢＴの寄生サイリスタの動作を困難なものとする。このため、ターンオフ耐量を上昇せしめることが可能となる。
実施例９のＩＧＢＴでもターンオフ試験を行ったが、図１８（ｂ）のターンオフ試験結果と同様に電流密度２０００Ａ／ｃｍ２を非破壊でターンオフ可能となっており、従来例に対して５倍以上のターンオフ耐量が得られる。該ターンオフ耐量の向上は、前述のように、トレンチ側壁から流れ込む正孔電流の経路から、ｎ＋型エミッタ領域を遠ざけ、ｎ＋型エミッタ領域３６−６／ｐ型チャネル領域３２−６／ｎ型シリコン基板層１１／ｐ型コレクタ層５１からなるＩＧＢＴの寄生サイリスタの動作を困難なものとした結果と考えられる。
以下、本発明の実施例１０について、特にコンタクト領域については図３１を参照して説明する。ＩＧＢＴを作成する製造工程フローは前記実施例９と同様であり、ｐ＋型ボディ領域３７−７が実施例９から変更されているだけなので省略する。主な変更点はトレンチ長手方向にｎ＋型エミッタ領域３６−７より突き出されて長く形成されているｐ＋型ボディ領域３７−７がトレンチ１３側壁にかかるように形成されているという点である。ｐ＋型ボディ領域３７−７をトレンチ１３側壁にかかるように形成することで、実施例９で説明したＩＧＢＴより、トレンチ１３側壁から流れ込む正孔電流の多くはｐ＋型ボディ領域３７−７へ流れ込むことになり、ｐ型チャネル領域３２−７の電位上昇を抑制することが可能となる。従って、実施例９のＩＧＢＴより高いターンオフ耐量を得られる。なお、図３１ではｐ型チャネル領域を３２−７で示し、熱拡散により拡がるｐ型チャネル領域とｐ＋型ボディ領域をそれぞれ、符号３２−７ａ、３７−７ａで示した。ｐ型チャネル領域３２−７と３２−７ａの形状が判るようにｐ ＋ 型ボディ領域３７−７の左下部分を削除して示した。
以下、本発明の実施例１１について、特にコンタクト領域については図３２を参照して説明する。ＩＧＢＴを作成する製造工程フローは実施例９と同様であるので省略する。主たる変更点は、ｎ＋型エミッタ領域３６−８とトレンチ１３のなす角度が９０度ではなく４５度の角度をなしているという点である。ｎ＋型エミッタ領域３６−８の形状を変更することによって、正孔電流経路上のｎ＋型エミッタ領域を少なくすることが可能となり、ｎ＋型エミッタ領域３６−８／ｐ型チャネル領域３２−８／ｎ型シリコン基板層１１からなるＮＰＮトランジスタを動作しにくいものとし、結果として、ｎ＋型エミッタ領域３６−８／ｐ型チャネル領域３２−８／ｎ型シリコン基板層１１／ｐ型コレクタ層５１からなるＩＧＢＴの寄生サイリスタの動作を困難なものとしており、ＩＧＢＴのターンオフ耐量を上昇せしめることが可能となる。なお、図３２ではｐ＋型ボディ領域を３７−８で示し、熱拡散により拡がるｐ型チャネル領域とｐ＋型ボディ領域をそれぞれ、符号３２−８ａ、３７−８ａで示した。
以下、本発明の実施例１２について、特にコンタクト領域については図３３を参照して説明する。ＩＧＢＴ作成の工程フローは実施例９と同様であるので省略する。実施例１２は前記実施例１０と前記実施例１１とを組み合わせた構造であるが、主たる変更点として、ｐ＋型ボディ領域３７−９とｎ＋型エミッタ領域３６−９が重ね合わせられるように形成されている点である。このような構成とすることで、フォトエッチング工程でやむを得ず発生するマスク合わせずれが発生した場合においても確実に高濃度ｐ＋型ボディ領域がｎ＋型エミッタ領域に接するように形成されるようになり、マスク合わせずれが発生する場合においても、安定的に高いターンオフ耐量が得られるメリットがある。なお、図３３ではｐ型チャネル領域を３２−９で示し、熱拡散により拡がるｐ型チャネル領域とｐ＋型ボディ領域をそれぞれ、符号３２−９ａ、３７−９ａで示した。
以上の実施例１２までに説明したように本発明は、直線状に形成されたトレンチとそこに形成される絶縁膜、並びに、トレンチに絶縁膜を介して埋め込まれる制御電極を有し、トレンチの長手方向に第一導電型領域と第二導電型領域が交互に現れる縦型／トレンチ型ＩＧＢＴにおいて、ｎ＋型エミッタ領域３６−９、ｐ＋型ボディ領域３７−９およびエミッタ電極１９とのコンタクト領域の形状を最適なものとし、工程数を増やすことなく、極めて簡便な方法で、ターンオフ耐量を向上せしめることを可能としている。
以上に説明した本発明は実施例の一部にすぎないものであり、本発明の趣旨を逸脱することなく、このほかにも種々の変形した実施の形態が考えられることは勿論のことである。
以下、本発明の実施例１３について説明する。なお、本実施例１３はハイブリッド自動車用、縦型トレンチゲートＭＯＳパワー半導体デバイスとして、耐圧１２００ＶのＩＧＢＴの製造工程を示した。この製造工程は実施例４の図１〜図９に記載の製造工程と各領域パターンおよび寸法以外は基本的に同じであるので、製造工程の同じところは省略し、異なるところを中心に説明する。図１〜図５までの製造工程は実施例１とほぼ同様とする。続く、実施例４の図１９−１〜図２１を、図４２〜図４４に変更する以外は実施例４と同様の製造工程とする。実施例１３にかかる縦型ＩＧＢＴのセル部拡大平面図を図３５に示す。図３４は対比するために示す実施例１１にかかる縦型ＩＧＢＴのセル部拡大平面図である。
まず、表面にベース領域となるｎ−領域１１を有する面方位１００で、比抵抗が実施例１の約３０Ωｃｍからこの実施例１３では約５０Ωｃｍに変えたｎ−型のシリコン基板を用意する。その他の工程については、図１〜図５までの製造工程は実施例１とほぼ同様とする。ただし、実施例１３ではストライプ状トレンチの幅は０．８μｍ、隣接トレンチ間隔を５μｍ以下の４μｍとし、トレンチ内表面に形成するゲート酸化膜の厚さを１４０ｎｍ〜１７０ｎｍとした。また、トレンチ間の半導体基板表面に形成されるチャネル領域のトレンチ長手方向の繰り返しピッチ（ＺＵｎｉｔ）を１００μｍとし、チャネル領域の長手方向の長さを４０μｍとした。この場合、繰り返しピッチ（ＺＵｎｉｔ）に対するチャネル領域１２−１の比率（Ｒ ｃｈａｎｎｅｌ ）は４０％である。
続く、図６〜図８に関する製造工程については図４２〜図４４に変更する。この実施例１３では、ｐ＋ボディ領域１７−１の寸法とｎ＋型エミッタ領域１６−１について、実施例１または実施例４に係わる図６、図７または図１９−１、図１９−２と異なる。すなわち、図３５、図４２（ａ）、（ｂ）に示すように、ｐ＋ボディ領域１７−１のトレンチ長手方向のボロンイオン注入幅を１００μｍ×０．４＋５μｍ＝４５μｍに変更した（図３５）。
次に、図４３（ａ）、（ｂ）に示すようにホトリソグラフィの工程により、開口寸法が実施例４と異なるレジストマスク２３−２を用いて、実施例１と同様に砒素（Ａｓ）のイオン注入および熱処理をすることでｎ＋型エミッタ領域１６−１を形成する。ｎ＋型エミッタ領域１６−１の具体的な平面寸法を図３５に示すように４０μｍとした。繰り返しピッチ（Ｚｕｎｉｔ）に対するエミッタ領域の比率（ＲＥｍｉｔｔｅｒ）は４０％である。
次に図４４（ａ）、（ｂ）に示すようにＢＰＳＧ等の層間絶縁膜１８を基板全面に被着し、ホトリソグラフィの工程により基板表面のｎ＋型エミッタ領域１６−１及びｐ＋型ボディ領域１７−１を露出するように、層間絶縁膜１８をエッチングすることで開口（コンタクト領域）４８を設ける。従って、トレンチ１３内のゲート電極１５を被覆するように層間絶縁層１８が形成される。このとき、開口（コンタクト領域）４８のトレンチの長手方向の幅（４４μｍ）が、ｎ＋型エミッタ領域１６−１のトレンチ／トレンチ間におけるトレンチ長手方向（４０μｍ）よりも長くなるようにする。本実施例１３ではｎ＋型エミッタ電極１９との接触のための開口（コンタクト領域）４８の具体的な寸法は、図３５に示すように、トレンチ長手方向の開口長さが４４μｍ、トレンチ短手方向の長さを１．２μｍとなるようにした。その後の製造工程は、実施例１、実施例４と同様にしてウエハ段階の縦型ＩＧＢＴが完成する。
実施例１３のＲＥｍｉｔｔｅｒ＝４０％の場合のセル形状は図３５に示されるような寸法となる。以下、トレンチ長手方向の長さ（幅）を示す。エミッタ領域４０μｍ、ｐ型チャネル層４０μｍ、コンタクト領域４４μｍ、ｐ＋ボディ領域４５μｍ、ｐ型チャネル層の繰り返しピッチは１００μｍである。ちなみに、比較のため、前記実施例１１にかかる図３４におけるトレンチ長手方向の長さ（幅）はそれぞれエミッタ領域５．０μｍ、ｐ型チャネル層６．０μｍ、コンタクト領域４．６μｍ、ｐ＋ボディ領域９．０μｍ、ｐ型チャネル層３２−８の繰り返しピッチは２９μｍである。
一方、上述のように形成した図３５に示す実施例１３のパターン構成のＩＧＢＴにおいて、ゲート酸化膜厚が１４０ｎｍ〜１７０ｎｍ（図では１５０ｎｍ）の場合であって、ＲＥｍｉｔｔｅｒを２０％〜６０％の範囲で変化させた場合のＩ−Ｖ出力特性と、前記図３４に示す実施例１１のパターン構成のＩＧＢＴの同様なＩ−Ｖ出力特性とを図３６、図３７に示す。
図３６より明らかなように、実施例１１のＩＧＢＴでは、制限電流密度が７００Ａ／ｃｍ２程度であり、４００Ａ／ｃｍ２のオン電圧は３．６Ｖ程度であるのに対して、実施例１３のＩＧＢＴでは、ＲＥｍｉｔｔｅｒを３０％以上にすれば、電流密度１１００Ａ／ｃｍ２で電流が制限されるようになり、オン電圧も４００Ａ／ｃｍ２において、３Ｖ以下に小さくすることが可能であることが示されている。しかしながら、実施例１３においてもＲＥｍｉｔｔｅｒを２０％とした場合には制限電流密度が６００Ａ／ｃｍ２と低く、オン電圧３．６Ｖ程度であり高い。
すなわち、制限電流密度を高く、かつ、オン電圧を低くするためには、制限電流密度を、使用する電流密度の少なくとも３倍以上に確保しなければならないということ、さらに、そのためにはデバイスの単位面積当たりの総エミッタ長（ｎ ＋ 型エミッタ領域の平面寸法の単位面積当たりの幅）を規定値以上に確保する必要があるといえる。
このデバイスのＲＥｍｉｔｔｅｒを３０％，４０％とした時の単位面積当たりの総エミッタ長（ｎ ＋ 型エミッタ領域の平面寸法の単位面積当たりの幅）を計算すると、各々、７．５ｍ／ｃｍ２ ，１０ｍ／ｃｍ２ となる。すなわち、単位面積当たりの総エミッタ長（ｎ ＋ 型エミッタ領域の平面寸法の単位面積当たりの幅）を７．５ｍ／ｃｍ２ とする、望ましくは、単位面積当たりの総エミッタ長（ｎ ＋ 型エミッタ領域の平面寸法の単位面積当たりの幅）を１０ｍ／ｃｍ２ とすることで高い電流密度（４００Ａ／ｃｍ２）で低いオン電圧を達成可能である。
さらに、ゲート酸化膜厚を１９０〜２３０ｎｍに厚く変更した場合の、前記図３５に示す実施例１３のパターン構成のＩＧＢＴについて、そのＲＥｍｉｔｔｅｒを２０％〜６０％の範囲で変化させた場合のＩ−Ｖ出力特性と、前記図３４に示す実施例１１のパターン構成のＩＧＢＴの同様なＩ−Ｖ出力特性とを図３８、図３９に示す。図３８、図３９より明らかなように、ゲート酸化膜厚が２００ｎｍの場合においても、ゲート酸化膜厚が１５０ｎｍの場合と同様の傾向が表れており、制限電流密度を、使用する電流密度の少なくとも３倍以上に確保しなければならないということ、さらに、そのためには単位面積当たりの総エミッタ長（ｎ ＋ 型エミッタ領域の平面寸法の単位面積当たりの幅）を規定値以上に確保する必要があることが分かる。
すなわち、ＲＥｍｉｔｔｅｒを３０％以上とすることが望ましい。従って、単位面積当たりの総エミッタ長（ｎ ＋ 型エミッタ領域の平面寸法の単位面積当たりの幅）を７．５ｍ／ｃｍ２ とする、望ましくは、単位面積当たりの総エミッタ長（ｎ ＋ 型エミッタ領域の平面寸法の単位面積当たりの幅）を１０ｍ／ｃｍ２ とすることで高い電流密度（４００Ａ／ｃｍ２）で低いオン電圧を達成可能である。
図４０に、ゲート酸化膜厚を１４０〜１７０ｎｍ程度にした場合（図４０では１５０ｎｍの場合）の実施例１３において、電流密度が４００Ａ／ｃｍ２ の時のオン電圧と単位セル長さとの関係図を、トレンチ長手方向の繰り返しピッチ（ＺＵｎｉｔ）とトレンチ長手方向の繰り返しピッチに対するエミッタ領域の比率ＲＥｍｉｔｔｅｒをパラメータとした場合について示す。また、図４１には、ゲート酸化膜厚を１９０〜２３０ｎｍ程度にした場合（図４１では２００ｎｍの場合）の実施例において、電流密度が４００Ａ／ｃｍ２ の時のオン電圧と単位セル長さとの関係図を、トレンチ長手方向の繰り返しピッチ（ＺＵｎｉｔ）とトレンチ長手方向の繰り返しピッチに対するエミッタ領域の比率ＲＥｍｉｔｔｅｒをパラメータとした場合について示す。
以上説明した、実施例１３によれば、いずれの図からも、次のような傾向が見られる。エミッタ領域の比率（ＲＥｍｉｔｔｅｒ）が２０％〜３０％で大きなオン電圧の低下が見られる。エミッタ領域の比率（ＲＥｍｉｔｔｅｒ）が４０％以上ではオン電圧はほとんど同一である。トレンチ長手方向の繰り返しピッチ（ＺＵｎｉｔ）が長いほどオン電圧が低下するが、飽和傾向を示しており、必要以上に長くしてもオン電圧低減の効果は限定的である。すなわち、エミッタ領域の比率（ＲＥｍｉｔｔｅｒ）は３０％以上、望ましくは、４０％以上とすると低オン電圧と高電流密度を両立可能である。加えて、トレンチ長手方向の繰り返しピッチ（ＺＵｎｉｔ）は５０μｍ以上、望ましくは１００μｍ以上とすると低オン電圧と高電流密度を両立可能である。
本発明の実施例１にかかる縦型ＩＧＢＴの製造工程を示す半導体基板の要部断面図（その１）、 本発明の実施例１にかかる縦型ＩＧＢＴの製造工程を示す半導体基板の要部断面図（その２）、 本発明の実施例１にかかる縦型ＩＧＢＴの製造工程を示す半導体基板の要部断面図（その３）、 本発明の実施例１にかかる縦型ＩＧＢＴの製造工程を示す半導体基板の要部断面図（その４）、 本発明の実施例１にかかる縦型ＩＧＢＴの製造工程を示す半導体基板の要部断面図（その５）、 本発明の実施例１にかかる縦型ＩＧＢＴの製造工程を示す半導体基板の要部断面図（その６）、 本発明の実施例１にかかる縦型ＩＧＢＴの製造工程を示す半導体基板の要部断面図（その７）、 本発明の実施例１にかかる縦型ＩＧＢＴの製造工程を示す半導体基板の要部断面図（その８）、 本発明の実施例１にかかる縦型ＩＧＢＴの製造工程を示す半導体基板の要部断面図（その９）、 従来の縦型トレンチ型絶縁ゲートＩＧＢＴの斜視図、 図１０に示す縦型トレンチ型絶縁ゲートＩＧＢＴのＡ−Ａ線における断面図、 図１０に示す縦型トレンチ型絶縁ゲートＩＧＢＴのＢ−Ｂ線における断面図、 図１０に示す縦型トレンチ型絶縁ゲートＩＧＢＴのＣ−Ｃ線における断面図、 従来の縦型トレンチ型絶縁ゲートＩＧＢＴの上面図、 本発明の実施例１にかかる縦型ＩＧＢＴのセル部拡大平面図、 本発明の実施例１にかかる縦型ＩＧＢＴのセル部拡大平面図、 本発明の実施例２にかかる縦型ＩＧＢＴのセル部拡大平面図、 本発明の実施例３にかかる縦型ＩＧＢＴのセル部拡大平面図、 従来のプレーナ型ＩＧＢＴの要部断面図、 本発明と従来とにかかる縦型トレンチゲート構造ＩＧＢＴのターンオフ波形図、 本発明の実施例４にかかる縦型ＩＧＢＴの製造工程を示す半導体基板の要部断面図、 本発明の実施例９にかかる縦型ＩＧＢＴの製造工程を示す半導体基板の要部断面図、 本発明の実施例４にかかる縦型ＩＧＢＴの製造工程を示す半導体基板の要部断面図、 本発明の実施例９にかかる縦型ＩＧＢＴの製造工程を示す半導体基板の要部断面図、 本発明の実施例４にかかる縦型ＩＧＢＴの製造工程を示す半導体基板の要部断面図、 本発明の実施例４にかかる縦型ＩＧＢＴの製造工程を示す半導体基板の要部断面図、 本発明の実施例４にかかる縦型ＩＧＢＴのセル部拡大平面図、 本発明の実施例４にかかる縦型ＩＧＢＴのセル部拡大平面図、 本発明の実施例５にかかる縦型ＩＧＢＴのセル部拡大平面図、 本発明の実施例６にかかる縦型ＩＧＢＴのセル部拡大平面図、 本発明の実施例７にかかる縦型ＩＧＢＴのセル部拡大平面図、 本発明の実施例８にかかる縦型ＩＧＢＴのセル部拡大平面図、 本発明の実施例９にかかる縦型ＩＧＢＴの製造工程を示す半導体基板の要部断面図、 本発明の実施例９にかかる縦型ＩＧＢＴの製造工程を示す半導体基板の要部断面図、 本発明の実施例９にかかる縦型ＩＧＢＴのセル部拡大平面図、 本発明の実施例９にかかる縦型ＩＧＢＴのセル部拡大平面図、 本発明の実施例１０にかかる縦型ＩＧＢＴのセル部拡大平面図、 本発明の実施例１１にかかる縦型ＩＧＢＴのセル部拡大平面図、 本発明の実施例１２にかかる縦型ＩＧＢＴのセル部拡大平面図である。 本発明の実施例１１にかかる縦型ＩＧＢＴのセル部拡大平面図である。 実施例１３で、ＲＥｍｉｔｔａｒ＝４０％の場合の単位セルの平面図である。 実施例１３と従来例とのＩＧＢＴの出力特性比較図である。 実施例１３と従来例とのＩＧＢＴの出力特性比較図である。 ゲート酸化膜を厚くした場合と従来例とのＩＧＢＴの出力特性比較図である。 ゲート酸化膜を厚くした場合と従来例とのＩＧＢＴの出力特性比較図である。 電流密度４００Ａ／ｃｍ２での、ハーフユニットセル長さとオン電圧との関係図である。 電流密度４００Ａ／ｃｍ２での、ハーフユニットセル長さとオン電圧との関係図である。 本発明の実施例１３にかかる縦型IGBTの製造工程を示す半導体基板の要部断面図、 本発明の実施例１３にかかる縦型IGBTの製造工程を示す半導体基板の要部断面図、 本発明の実施例１３にかかる縦型IGBTの製造工程を示す半導体基板の要部断面図である。
１１ 第一導電型半導体基板（ｎ型シリコン基板）
１２、１２−１、２２、３２、３２−１乃至３２−９ 第二導電型（ｐ型）チャネル領域
１３ トレンチ
１４ ゲート酸化膜（シリコン酸化膜）
１５ ゲート電極（導電性ポリシリコン電極）
１６、１６−１、２６、３６、３６−１乃至３６−９ 第一導電型（ｎ＋型）エミッタ領域
１７、１７−１、２７、３７、３７−１乃至３７−９ 第二導電（ｐ＋型）ボディ領域
１８ 層間絶縁膜（ＢＰＳＧ）
１９ エミッタ電極（エミッタ金属電極）
２２ コレクタ電極
２３、２３−１、２３−２ レジストマスク
３０ 酸化膜
４０、４１、４２、４３、４４、４５、４６、４７、４８ エミッタ金属／半導体層のコンタクト領域、
５０ ｎ＋型バッファ（フィールドストップ）層
５１ ｐ＋型コレクタ層。

Claims (12)

  1. 第一導電型の半導体基板と、該半導体基板の一方の主表面層に選択的に形成される第二導電型のチャネル領域と、前記チャネル領域の表面層に選択的に形成される第一導電型のエミッタ領域と、前記チャネル領域の表面層と前記エミッタ領域の表面層との間に選択的に形成される前記チャネル領域より高不純物濃度の第二導電型のボディ領域と、前記半導体基板表面からチャネル領域を超える深さを有し、並列ストライプ状表面パターンに形成されるトレンチと、該トレンチの側壁に形成されるゲート絶縁膜を介して前記トレンチ内に埋設されるポリシリコンゲート電極と、前記エミッタ領域と前記ボディ領域の双方の表面に跨るコンタクト領域で接触するエミッタ電極と、前記半導体基板の他方の主表面層に形成される第二導電型のコレクタ層と、該コレクタ層表面に接触するコレクタ電極とを備え、前記半導体基板の一方の主表面では、前記トレンチ間の長手方向に第二導電型のチャネル領域と第一導電型の半導体基板の各表面が交互に現われるように配設され、該チャネル領域の表面層に選択的に形成される前記エミッタ領域は、平面視で、前記トレンチ間の中央側から両側の前記トレンチの近傍にそれぞれ延在する辺を有し、当該辺が前記トレンチの長手方向に対して約４５度の角度をなし、かつ、前記トレンチ側で広く、前記トレンチ間の中央側で狭い表面形状を備えており、前記エミッタ領域の中央側で狭くなった部分の前記トレンチ間の長手方向の両側に前記ボディ領域を有することを特徴とする縦型トレンチ型絶縁ゲートＭＯＳ半導体装置。
  2. 前記エミッタ領域の、トレンチに接する辺の長さが、前記コンタクト領域のトレンチ長手方向の長さよりも短いことを特徴とする請求項１に記載の縦型トレンチ型絶縁ゲートＭＯＳ半導体装置。
  3. 前記エミッタ領域の、トレンチに接する辺の長さが、前記コンタクト領域のトレンチ長手方向の長さよりも長いことを特徴とする請求項１に記載の縦型トレンチ型絶縁ゲートＭＯＳ半導体装置。
  4. 前記コンタクト領域に、該コンタクト領域より広い前記ボディ領域が形成されていることを特徴とする請求項１に記載の縦型トレンチ型絶縁ゲートＭＯＳ半導体装置。
  5. 前記コンタクト領域の前記トレンチ長手方向の幅が前記エミッタ領域のトレンチに接する辺の長さより長いことを特徴とする請求項４に記載の縦型トレンチ型絶縁ゲートＭＯＳ半導体装置。
  6. 前記ボディ領域の前記トレンチ長手方向の幅が前記エミッタ領域のトレンチに接する辺の長さより長いことを特徴とする請求項４に記載の縦型トレンチ型絶縁ゲートＭＯＳ半導体装置。
  7. 第一導電型の半導体基板と、該半導体基板の一方の主表面層に選択的に形成される第二導電型のチャネル領域と、前記チャネル領域の表面層に選択的に形成される第一導電型のエミッタ領域と、前記チャネル領域の表面層と前記エミッタ領域の表面層との間に選択的に形成される前記チャネル領域より高不純物濃度の第二導電型のボディ領域と、前記半導体基板表面からチャネル領域を超える深さを有し、並列ストライプ状表面パターンに形成されるトレンチと、該トレンチの側壁に形成されるゲート絶縁膜を介してトレンチ内に埋設されるポリシリコンゲート電極と、前記エミッタ領域と前記ボディ領域および前記チャネル領域の表面にコンタクト領域で接触するエミッタ電極と、前記半導体基板の他方の主表面層に形成される第二導電型のコレクタ層と、該コレクタ層表面に接触するコレクタ電極とを備え、前記半導体基板の一方の主表面では、前記トレンチ間の長手方向に第二導電型のチャネル領域と第一導電型の半導体基板の各表面が交互に現われるように配設される縦型トレンチ型絶縁ゲートＭＯＳ半導体装置において、該チャネル領域の表面層に選択的に形成される前記エミッタ領域は、平面視で、前記トレンチ間の中央側から両側の前記トレンチの近傍にそれぞれ延在し、かつ、前記トレンチ側で広く、前記トレンチ間の中央側で狭い表面形状を備えており、前記エミッタ領域の中央側で狭くなった部分の前記トレンチ間の長手方向の両側に前記ボディ領域を有し、前記ボディ領域の前記トレンチ長手方向の幅が前記エミッタ領域のトレンチに接する辺の長さより長く、前記ボディ領域が前記トレンチの側壁にかかることを特徴とする縦型トレンチ型絶縁ゲートＭＯＳ半導体装置。
  8. 前記トレンチの長手方向に前記チャネル領域と前記半導体基板の各表面が交互に現れるように配設される際の、前記チャネル領域と前記半導体基板の繰り返しピッチをＺunitとし、Ｚunitに対するエミッタ領域の比率をＲEmitterとする場合、ＲEmitter≧０．３であることを特徴とする請求項７記載の縦型トレンチ型絶縁ゲートＭＯＳ半導体装置。
  9. 前記ＲEmitterがＲEmitter≧０．４であることを特徴とする請求項８記載の縦型トレンチ型絶縁ゲートＭＯＳ半導体装置。
  10. 前記トレンチの長手方向に前記チャネル領域と前記半導体基板の各表面が交互に現れるように配設される際の、前記チャネル領域と前記半導体基板の繰り返しピッチをＺunitとする場合、Ｚunit≧１００μｍであることを特徴とする請求項７記載の縦型トレンチ型絶縁ゲートＭＯＳ半導体装置。
  11. 前記並列ストライプ状表面パターンに形成されるトレンチとトレンチの繰り返しピッチが５μｍ以下であることを特徴とする請求項７記載の縦型トレンチ型絶縁ゲートＭＯＳ半導体装置。
  12. 前記トレンチの側壁に形成されるゲート絶縁膜の厚さが１５０ｎｍ乃至２００ｎｍのいずれかであることを特徴とする請求項７記載の縦型トレンチ型絶縁ゲートＭＯＳ半導体装置。
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