JP5546903B2

JP5546903B2 - 半導体装置

Info

Publication number: JP5546903B2
Application number: JP2010041426A
Authority: JP
Inventors: 真一谷高; 光弘武田
Original assignee: Honda Motor Co Ltd
Current assignee: Honda Motor Co Ltd
Priority date: 2010-02-26
Filing date: 2010-02-26
Publication date: 2014-07-09
Anticipated expiration: 2030-02-26
Also published as: JP2011181541A

Description

本発明は、電力用スイッチング素子等に用いて好適な絶縁ゲートを有する半導体装置に関する。

従来、絶縁ゲート型の半導体装置として、ゲート絶縁型バイポーラトランジスタ（以下、ＩＧＢＴと称する）が知られており、インバータ等の電力変換装置のスイッチング素子として広く用いられている。
図６は、従来のＩＧＢＴ１００の構成を模式的に示す一部切断斜視図であり、図７は、ＩＧＢＴ１００の上面を模式的に示す図である。
ＩＧＢＴ１００は、第１導電型の半導体基板としてのＮ^-半導体層１０１の主表面に、第２導電型のベース領域としてのＰ^-ベース層１０３を選択的にストライプ状に形成し、このＰ^-ベース層１０３の領域内にＮ^-エミッタ層１０５を選択的に同じくストライプ状に形成して構成されている。またＮ^-半導体層１０１の表面上には、絶縁層１０９で覆ったゲート電極１０７と、絶縁層１０９に設けたコンタクト用の開口１１１を通じてＮ^-エミッタ層１０５にコンタクトする例えばＡｌ−Ｓｉ電極層で形成したエミッタ電極１１０とが設けられている。なお、図６及び図７では、エミッタ電極１１０の一部を省略してコンタクト用の開口１１１を露出させた状態を示している。また、図６において、Ｎ^-半導体層１０１の他表面（図６中下側の面）には第２導電型のコレクタ層が設けられているが図示を省略している。

また近年では、開口１１１に臨むＮ^-エミッタ層１０５を、いわゆる梯子型に構成し、Ｎ^-エミッタ層１０５とエミッタ電極１１０のコンタクト面積を増やす事でオン抵抗を低減したものも知られている（例えば、特許文献１参照）。

特許第４３４８８８８号公報

しかしながら、従来のように、コンタクト面積を積極的に確保する構造とすると、コンタクト部分の微細化が困難になるため、微細化によるオン電圧の低減（低電圧駆動）を図ることができない、という問題がある。

本発明は、上述した事情に鑑みてなされたものであり、エミッタ電極とエミッタ層とのコンタクト部分の微細化を可能とする半導体装置を提供することを目的とする。

上記目的を達成するために、本発明は、第１導電型の半導体層の一方の表面に第２導電型のコレクタ層を設け、他方の表面に第２導電型のベース層を形成し、当該ベース層に第１導電型のエミッタ層を選択的に形成し、当該エミッタ層の上に絶縁層を介してゲート電極、及び、前記エミッタ層にコンタクトするエミッタ電極を形成した半導体装置において、前記エミッタ層を２つの桁部と前記桁部間に設けられた桟部とを有する梯子状に形成し、前記桁部と前記桟部のうちの前記桁部のみを前記絶縁層で覆い、前記桟部のみを前記絶縁層に設けたストライプ状のコンタクト開口から露出させて前記エミッタ電極とコンタクトさせるとともに、前記桟部のそれぞれを横断する方向に延びるエミッタ電極の面積に対し、前記桟部と前記エミッタ電極とがコンタクトするコンタクト面積が占める割合を４０％〜７５％としたことを特徴とする。

本発明によれば、エミッタ電極とエミッタ層とのコンタクトを桟部のみとすることで、両側の桁部を絶縁層から露出させる必要がないため、コンタクト部分の微細化が可能となりオン電圧の低減を図ることができる。また、ゲート抵抗を大きくせずともターンオフ時での電子電流の減少が緩やかになり、ターンオフ時のエネルギー損失を抑えることができる。
これに加え、前記桟部と前記エミッタ電極とがコンタクトするコンタクト面積が占める割合が４０％〜７５％であるから、飽和電圧を低めつつ十分な負荷短絡耐量を確保することができる。

また本発明は、上記半導体装置において、前記桁部には、少なくとも１以上の前記桟部を含むごとに、前記エミッタ層を設けない所定長の間引き部を設けたことを特徴とする。
本発明によれば、更なる微細化が可能となりオン電圧を下げることができる。

本発明によれば、エミッタ電極とエミッタ層とのコンタクトを桟部のみとしたため、両側の桁部を絶縁層から露出させる必要がなく、コンタクト部分の微細化が可能となりオン電圧の低減を図ることができる。また、ゲート抵抗を大きくせずともターンオフ時での電子電流の減少が緩やかになり、ターンオフ時のエネルギー損失を抑えることができる。
これに加え、前記桟部のそれぞれを横断する方向に延びるエミッタ電極の面積に対し、前記桟部と前記エミッタ電極とがコンタクトするコンタクト面積が占める割合を４０％〜７５％としたため、飽和電圧を低めつつ十分な負荷短絡耐量を確保することができる。
また前記桁部に、少なくとも１以上の前記桟部を含むごとに、前記エミッタ層を設けない所定長の間引き部を設けることで、更なる微細化が可能となりオン電圧を下げることができる。

本発明の実施形態に係るＩＧＢＴの構成を模式的に示す一部切断斜視図である。ＩＧＢＴの上面を模式的に示す図である。コンタクト開口付近の構成を拡大して示す図である。コンタクト占有率と飽和電圧及び短絡時間との関係を示した図である。ターンオフ時のエミッタ電流特性を示す図であり、（Ａ）は本発明の実施形態に係るＩＧＢＴのエミッタ電流特性、（Ｂ）は従来のＩＧＢＴのエミッタ電流特性であってゲート抵抗が小さい場合、（Ｃ）は従来のＩＧＢＴのエミッタ電流特性であってゲート抵抗が十分大きな場合を示す。従来のＩＧＢＴの構成を模式的に示す一部切断斜視図である。ＩＧＢＴの上面を模式的に示す図である。

以下、図面を参照して本発明の実施形態として、プレーナ型のＩＧＢＴについて説明する。
図１は本実施形態に係るＩＧＢＴ１の構成を模式的に示す一部切断斜視図であり、図２は図１のＩＧＢＴ１の上面を模式的に示す図である。
ＩＧＢＴ１は、図１に示すように、第１導電型の半導体層としてのｎ型のＮ^-半導体層１０の一方の表面（裏面）に第２導電型のコレクタ層としてのｐ型のＰコレクタ層１２を設け、他方の表面（上側の面）に、第２導電型のベース領域としてのｐ型のＰ^-ベース層１４を選択的にストライプ状に形成し、このＰ^-ベース層１４の領域内に第１導電型であるｎ型のＮ⁺エミッタ層１６をＰ^-ベース層１４のストライプ方向と同一方向に延ばして選択的に形成し、このＮ⁺エミッタ層１６の上に絶縁層１８を介してゲート電極２０及びエミッタ電極２２をそれぞれ形成して構成されている。

絶縁層１８には、Ｎ⁺エミッタ層１６と平行してストライプ状に延びてＮ⁺エミッタ層１６を露出させるためのコンタクト開口２４が設けられ、当該コンタクト開口２４を通じてエミッタ電極２２がＮ⁺エミッタ層１６とコンタクトする。かかる構成により、コンタクト開口２４を挟んだ両側のそれぞれに、１個のＩＧＢＴセル２５が構成される。なお、図１及び図２では、エミッタ電極２２で覆われたコンタクト開口２４が露出するように切断した状態を示している。

上記Ｎ⁺エミッタ層１６は、図２に示すように、コンタクト開口２４において、上面視略梯子状のパターンに形成されており、梯子の桁に相当する２つの桁部１６Ａと、桁部１６Ａの間に設けられた桟に相当する桟部１６Ｂとを有している。さらに桁部１６Ａには、図２に示すように、延在方向（ストライプ方向）に沿って少なくとも１個の桟部１６Ｂを含むごとに所定長Ｋｂ（図３）の間引き部１６Ｃが設けられている。そして、２つの間引き部１６Ｃと、エミッタ電極２２とで囲まれた部分が上記１個のＩＧＢＴセル２５として構成される。

図１に示すように、本実施形態のＩＧＢＴ１では、絶縁層１８が桁部１６Ａの上まで延び出ることで上記コンタクト開口２４に桁部１６Ａが露出しておらず、エミッタ電極２２とＮ⁺エミッタ層１６とのコンタクトは、専ら桟部１６Ｂによってのみ確保される。
このようにエミッタ電極２２とＮ⁺エミッタ層１６とのコンタクトを桟部１６Ｂのみとすることで、両側の桁部１６Ａをコンタクト開口２４内に露出させる必要がないため、当該コンタクト開口２４の幅Ｌ（ＩＧＢＴセル２５のセル間ピッチ）を狭くして微細化が可能となる。この微細化に伴い、オン電圧の低減（低電圧駆動）が図られることとなる。

また、本実施形態では、Ｎ⁺エミッタ層１６のｎ型の不純物濃度は、桟部１６Ｂのみのコンタクトでもエミッタ電極２２とＮ⁺エミッタ層１６との間に所定の負荷短絡耐量（負荷短絡時（短絡電流発生時）から素子破壊までの時間）を確保可能な接触抵抗が得られる濃度まで高められており、上述の微細化と負荷短絡耐量の確保が同時に実現されている。本実施形態では、１５０℃〜１７５℃の高温動作領域でも１５μ秒〜２０μ秒の負荷短絡耐量が確保でき、また２５℃の常温では２８μ秒の負荷短絡耐量が確保されるように、Ｎ⁺エミッタ層１６の濃度が高められている。

図３は、コンタクト開口２４付近の構成を拡大して示す図である。
この図に示すように、桁部１６Ａの延在方向に沿った桟部１６Ｂの長さを高さ幅Ｈとすると、各桟部１６Ｂでのコンタクト面積は、コンタクト開口２４の幅Ｌ×桟部１６Ｂの高さ幅Ｈとなる。コンタクト面積を増やすほどオン抵抗が低減されることから、桟部１６Ｂの高さ幅Ｈを大きくすることでもオン電圧を低減できる。しかしながら、コンタクト面積を増やしてオン抵抗を小さくするほど負荷短絡耐量が低くなることが知られている。

図４は、コンタクト占有率と飽和電圧Ｖｃｅ及び短絡時間ｔｓｃとの関係を示した図である。なお、コンタクト占有率は、１個のＩＧＢＴセル２５に面したコンタクト開口２４の開口面積（すなわちエミッタ電極２２の面積）に対して、エミッタ電極２２と各桟部１６Ｂのコンタクト面積の合算値が占める割合である。また飽和電圧ＶｃｅはＩＧＢＴ１がオン時のコレクタ−エミッタ間の飽和電圧であり、短絡時間は負荷短絡時から素子破壊までの時間である。
この図に示すように、コンタクト占有率を高めるほどオン抵抗が減って飽和電圧Ｖｃｅが下がり有利となるものの、一方では短絡時間ｔｓｃが短くなって負荷短絡耐量が低くなる、というトレードオフの関係がある。そこで、本実施形態では、コンタクト占有率の下限を、従来のＩＧＢＴの飽和電圧の一般値Ｖ１よりも小さな飽和電圧Ｖｃｅが実現可能な４０％としている。一方で、コンタクト占有率の上限を、短絡時間ｔｓｃの低下が急激に顕著となり始める７５％としている。

このように、コンタクト占有率を４０％〜７５％とすることで、飽和電圧Ｖｃｅを低めつつ十分な負荷短絡耐量を確保することができる。さらに本実施形態では、上述の通り、エミッタ電極２２とＮ⁺エミッタ層１６とのコンタクトを桟部１６Ｂのみで確保して微細化する構成としたため、当該微細化によりオン抵抗が低められて更に飽和電圧Ｖｃｅが低いＩＧＢＴ１が実現されている。

また、本実施形態のＩＧＢＴ１にあっては、図２及び図３に示すように、Ｎ⁺エミッタ層１６の桁部１６Ａに、当該Ｎ⁺エミッタ層１６を設けない間引き部１６Ｃを設ける構成としている。これにより、オン電圧を上げることなく、負荷短絡耐量を上げることができる。ただし、間引き部１６Ｃの間の桁部１６Ａの長さＫａが、桟部１６Ｂの高さ幅Ｈよりも小さくなると、桟部１６Ｂから桁部１６Ａに電流が流れ難くなるためオン抵抗が増大する。この結果、オン電圧が増加し損失が大きくなる。そこで本実施形態では、間引き部１６Ｃで区切られた各桁部１６Ａに少なくとも１個の桟部１６Ｂを含むように各間引き部１６Ｃを設けるとともに、各桁部１６Ａの長さＫａを、桟部１６Ｂの高さ幅Ｈよりも長くする構成としている。これにより、オン電圧の増加を抑え、低い電圧で安定して動作させることができる。
また、本実施形態では、各桁部１６Ａの長さＫａを、間引き部１６Ｃの長さＫｂ以上として、桁部１６Ａの間引き部１６Ｃによる間引き率を５０％程度に抑えられている。すなわち、発明者らは、実験により、間引き率が５０％を超えると飽和電圧Ｖｃｅが増加するとの知見を得ており、間引き率を約５０％に抑えることで、飽和電圧Ｖｃｅを増加させることなく飽和電流を抑制でき、１５０℃〜１７５℃の高温動作領域で１５μ秒〜２０μ秒、２５℃の常温で２８μ秒の負荷短絡耐量を達成できる。

図５はターンオフ時のエミッタ電流特性を示す図であり、図５（Ａ）は本実施形態のＩＧＢＴ１のエミッタ電流特性、図５（Ｂ）は従来のＩＧＢＴのエミッタ電流特性であってゲート抵抗が小さい場合、図５（Ｃ）は従来のＩＧＢＴのエミッタ電流特性であってゲート抵抗が十分大きな場合を示している。
図５（Ｂ）に示すように、一般に、ＩＧＢＴのゲート電極のゲート抵抗が小さい場合、電子電流が急激に変化する等してサージ電圧が発生する。そこで、ゲート抵抗を十分に大きくすれば、図５（Ｃ）に示すように、電子電流の急激な変化を抑えることができる。しかしながら、ゲート抵抗を大きくすると、ターンオフ時間が長くなり、スイッチング時の損失が増加する、という問題がある。

これに対して、本実施形態のＩＧＢＴ１においては、エミッタ電極２２とＮ⁺エミッタ層１６とのコンタクトを桟部１６Ｂのみで確保しているため、Ｐ^-ベース層１４にできるチャネルまでのＮ⁺エミッタ層１６の抵抗が増大する。これにより、図５（Ａ）に示すように、ターンオフ時の電子電流の減少傾きｄｉ／ｄｔが、図５（Ｃ）の場合と同様に小さくなり、正孔電流の増加がなくなる。したがって、本実施形態のＩＧＢＴ１においては、ゲート抵抗を大きくする必要がないため、ターンオフ時のエネルギー損失を抑えることができる。

以上説明したように、本実施形態によれば、Ｎ⁺エミッタ層１６を桁部１６Ａと桟部１６Ｂとを有する梯子状に形成し、エミッタ電極２２とＮ⁺エミッタ層１６とのコンタクトを桟部１６Ｂのみとしたため、両側の桁部１６Ａを絶縁層１８から露出させるようにコンタクト開口２４を設ける必要がない。これにより、コンタクト部分の微細化が可能となりオン電圧の低減を図ることができる。
これに加えて、Ｐ^-ベース層１４にできるチャネルまでのＮ⁺エミッタ層１６の抵抗が増大することから、ゲート抵抗を大きくせずともターンオフ時の電子電流の減少傾きｄｉ／ｄｔを小さくでき、ターンオフ時のエネルギー損失を抑えることができる。

また本実施形態によれば、コンタクト占有率を４０％〜７５％としたため、飽和電圧を低めつつ十分な負荷短絡耐量を確保することができる。
さらに本実施形態によれば、桁部１６Ａに、少なくとも１以上の桟部１６Ｂを含むごとに、Ｎ⁺エミッタ層１６を設けない所定長さＫｂの間引き部１６Ｃを設ける構成としたため、更なる微細化が可能となりオン電圧を下げることができる。

なお、上述した実施形態は、あくまでも本発明の一態様を示すものであり、本発明の趣旨を逸脱しない範囲で任意に変形及び応用が可能である。
例えば上述した実施形態では、半導体層の導電型をｎ型としてｎチャネル型のＩＧＢＴを説明したが、当該半導体層の導電型をｐ型としてｐチャネル型のＩＧＢＴとしても良い。

１ＩＧＢＴ（半導体装置）
１０半導体層
１２コレクタ層
１４ベース層
１６エミッタ層
１６Ａ桁部
１６Ｂ桟部
１６Ｃ間引き部
１８絶縁層
２０ゲート電極
２２エミッタ電極
２４コンタクト開口
２５ＩＧＢＴセル
Ｖｃｅ飽和電圧
ｔｓｃ短絡時間

Claims

第１導電型の半導体層の一方の表面に第２導電型のコレクタ層を設け、他方の表面に第２導電型のベース層を形成し、当該ベース層に第１導電型のエミッタ層を選択的に形成し、当該エミッタ層の上に絶縁層を介してゲート電極、及び、前記エミッタ層にコンタクトするエミッタ電極を形成した半導体装置において、
前記エミッタ層を２つの桁部と前記桁部間に設けられた桟部とを有する梯子状に形成し、前記桁部と前記桟部のうちの前記桁部のみを前記絶縁層で覆い、前記桟部のみを前記絶縁層に設けたストライプ状のコンタクト開口から露出させて前記エミッタ電極とコンタクトさせるとともに、
前記桟部のそれぞれを横断する方向に延びるエミッタ電極の面積に対し、前記桟部と前記エミッタ電極とがコンタクトするコンタクト面積が占める割合を４０％〜７５％としたことを特徴とする半導体装置。
前記桁部には、少なくとも１以上の前記桟部を含むごとに、前記エミッタ層を設けない所定長の間引き部を設けたことを特徴とする請求項１に記載の半導体装置。