JP2000106434A - 高耐圧半導体装置 - Google Patents

高耐圧半導体装置

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JP2000106434A
JP2000106434A JP10274534A JP27453498A JP2000106434A JP 2000106434 A JP2000106434 A JP 2000106434A JP 10274534 A JP10274534 A JP 10274534A JP 27453498 A JP27453498 A JP 27453498A JP 2000106434 A JP2000106434 A JP 2000106434A
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JP10274534A
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English (en)
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Tomoko Matsushiro
知子 末代
Akio Nakagawa
明夫 中川
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Toshiba Corp
Original Assignee
Toshiba Corp
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Publication date
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    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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Abstract

(57)【要約】 【課題】 低いオン電圧を維持しながら、ラッチアップ
防止が可能な高耐圧半導体装置を提供すること。 【解決手段】 第１導電型のベース層と、このベース層
表面の第２導電型のベース層２と、第１導電型のソース
層３と、第２導電型のコンタクト層４と、第１導電型の
ソース層３表面から第１導電型のベース層２に達する溝
１ａと、溝１ａ中にゲート絶縁膜５を介して埋め込まれ
たゲート電極６と、第１導電型のベース層１表面のドレ
イン層とを備え、第１導電型のソース層３及び第２導電
型のコンタクト層４は溝１ａの長手方向に沿って交互に
形成され、両層ともに溝１ａの側面に接しており、かつ
第２導電型のコンタクト層４についてその溝１ａの側面
に接する部分の溝１ａの長手方向の幅が、溝１ａの側面
から離れた部分の幅よりも狭い高耐圧半導体装置。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、高耐圧半導体装置
に係わり、特に溝型ゲートを有する高耐圧縦型半導体装
置に関する。
【０００２】
【従来の技術】図９は、従来のトレンチゲート型縦型高
耐圧半導体素子の平面図である。図９に示すように半導
体基板表面には複数のトレンチ１ａが形成され、これら
のトレンチ１ａはストライプ状の上面形状で互いに平行
に配列されている。複数のトレンチ１ａの中にはゲート
絶縁膜５を介してゲート電極６が埋め込まれている。複
数のトレンチ１ａ間の半導体基板表面の領域にはＮ+ 型
のソース領域１２３がゲート絶縁膜５と接して形成され
ている。また、ソース領域１２３に囲まれるようにして
複数のＰ+ 型のコンタクト領域１２４が形成されてお
り、この複数のコンタクト領域１２４はトレンチ１ａの
長手方向に沿って互いに離間して配置されている。３ａ
はコンタクトホール形成領域で、トレンチ１ａの長手方
向に沿って当該トレンチ１ａと平行に配置される。
【０００３】図９からわかるように、電流密度の増加の
ためにＮ+ 型のソース領域１２３を広い面積割合でトレ
ンチ１ａに沿って形成する。一方、コンタクトを確実に
とるためにコンタクトホール形成領域３ａ部分にはＰ+
型のコンタクト領域１２４とＮ+ 型のソース領域１２３
とを交互に形成する。さらに電流が流れはじめたときに
大電流が流れてしまうのを防止するために、トレンチ１
ａの側壁に沿って形成されたＮ+ 型のソース領域１２３
の一部にはコンタクトホールと直接接しない領域を確保
すると効果的である。そのためにトレンチ１ａの側壁に
沿ったＮ+ 型のソース領域１２３よりも内側にコンタク
トホール３ａを形成している。かかる構成が、電流密度
の増加とラッチアップ防止の双方に効果のある構造であ
る。
【０００４】しかし、トレンチ１ａ同志の間隔が微細に
なっていった場合にはこのような構造は不可能となる。
たとえば、オン電圧を効果的に下げるにはトレンチ−ト
レンチ間隔が１．２μｍ程度に狭めると良いことが計算
によってわかっているが、一方、コンタクトホールは電
極を埋め込む技術等から０．８μｍ以上必要である。つ
まり、コンタクトホールのエッジからトレンチ溝まで
０．２μｍ程度の余裕しかなく、この狭い幅内に図９に
示されるＮ+ のソース領域１２３及びＰ+ のコンタクト
領域１２４を形成することは不可能となる。
【０００５】また、狭い幅内で確実にコンタクトをとる
ために、Ｎ+ 型のソース領域及びＰ+ 型のコンタクト領
域をトレンチ１ａに対して交互にストライプ状に配置す
ると、Ｐ+ 型のコンタクト領域がトレンチ１ａと接する
領域の面積が増えてチャネル幅は短くなり電流密度が低
下してしまうという問題が生ずる。
【０００６】
【発明が解決しようとする課題】従来のトレンチゲート
型高耐圧半導体素子では、オン電圧を下げるために隣接
するトレンチ同志の間の間隔を微細にしたとき、コンタ
クトホールはあまり小さくできないという制約に伴い、
その構造にも制約が多く出てくる。
【０００７】本発明は、大きい電流密度、つまり低いオ
ン電圧を維持しながら、ラッチアップ防止を図り、トレ
ンチとコンタクトホールとが近接している場合にも有効
な高耐圧半導体装置を提供することを目的とする。
【０００８】
【課題を解決するための手段】前述した課題を解決する
ために、本発明の第１は、半導体基板に形成された第１
導電型のベース層と、この第１導電型のベース層の表面
に形成された第２導電型のベース層と、この第２導電型
のベース層の表面に形成された第１導電型のソース層
と、前記第２導電型のベース層の表面に形成された第２
導電型のコンタクト層と、前記第１導電型のソース層及
び前記第２導電型のベース層を貫き前記第１導電型のベ
ース層に達するように形成された溝と、この溝の中にゲ
ート絶縁膜を介して埋め込まれたゲート電極と、前記第
１導電型のベース層の表面のうち前記第２導電型のベー
ス層から離れた位置に形成されたドレイン層と、前記第
１導電型のソース層及び前記第２導電型のコンタクト層
に接する第１のコンタクト電極と、前記ドレイン層に接
する第２のコンタクト電極とを備え、前記第１導電型の
ソース層及び前記第２導電型のコンタクト層は前記溝の
長手方向に沿って交互に形成され、両層ともに前記溝の
側面に接しており、かつ前記第２導電型のコンタクト層
についてその前記溝の側面に接する部分の当該溝の長手
方向の幅が、当該溝の側面から離れた部分の幅よりも狭
いことを特徴とする高耐圧半導体装置を提供する。
【０００９】また、本発明の第２は、半導体基板に形成
された第１導電型のベース層と、この第１導電型のベー
ス層の表面に形成された第２導電型のベース層と、この
第２導電型のベース層の表面に形成された第１導電型の
ソース層と、前記第２導電型のベース層の表面に形成さ
れた第２導電型のコンタクト層と、前記第１導電型のソ
ース層及び前記第２導電型のベース層を貫き前記第１導
電型のベース層に達するように形成された溝と、この溝
の中にゲート絶縁膜を介して埋め込まれたゲート電極
と、前記第１導電型のベース層の表面のうち前記第２導
電型のベース層から離れた位置に形成されたドレイン層
と、前記第１導電型のソース層及び前記第２導電型のコ
ンタクト層に接する第１のコンタクト電極と、前記ドレ
イン層に接する第２のコンタクト電極とを備え、前記第
１導電型のソース層及び前記第２導電型のコンタクト層
は前記溝の長手方向に沿って交互に形成され、前記第１
導電型のソース層は前記溝の側面に接しており、かつ前
記第２導電型のコンタクト層についてその当該溝の長手
方向の幅は、前記溝に近い部分の幅が当該溝から遠い部
分の幅よりも狭いことを特徴とする高耐圧半導体装置を
提供する。
【００１０】さらにまた、本発明は、半導体基板に形成
された第１導電型のベース層と、この第１導電型のベー
ス層の表面に形成された第２導電型のベース層と、この
第２導電型のベース層の表面に形成された第１導電型の
ソース層と、この第１導電型のソース層及び前記第２導
電型のベース層を貫き前記第１導電型のベース層に達す
るように形成された第１の溝と、この第１の溝の中にゲ
ート絶縁膜を介して埋め込まれたゲート電極と、前記第
２導電型のベース層の表面に当該ベース層底部の深さよ
り浅い第２の溝と、この第２の溝の内面に形成された第
２導電型のコンタクト層と、前記第２の溝の中に埋め込
まれ、前記第１導電型のソース層及び前記第２導電型の
コンタクト層に接する第１のコンタクト電極と、前記第
１導電型のベース層の表面のうち前記第２導電型のベー
ス層から離れた位置に形成されたドレイン層と、このド
レイン層に接する第２のコンタクト電極とを備え、前記
第２の溝は前記第１の溝の長手方向に沿って互いに離間
して複数配列されていることを特徴とする高耐圧半導体
装置を提供する。
【００１１】上記した本発明において、以下の構成を備
えたものが好ましい。 （１）本発明の第２において、前記第１導電型のソース
層のうち隣接するものの間には前記溝の側面に接して前
記第２導電型のベース層の一部が形成されていること。
【００１２】（２）本発明の第２において、前記溝の側
面に接して形成された前記第２導電型のベース層の一部
には、前記第１導電型のソース層よりも低濃度の第１導
電型の半導体層が形成されていること。
【００１３】（３）本発明の第１及び第２において、前
記第１導電型のソース層はＨ字型の形状をなしているこ
と。 （４）本発明の第３において、前記第２導電型のコンタ
クト層は前記第２の溝の底面、側面、若しくはその両方
の面に形成されていること。
【００１４】（５）本発明の第３において、前記第２導
電型のコンタクト層は前記第１導電型のソース層よりも
深い位置に形成されていること。 （６）本発明の第１乃至第３において、前記ドレイン層
は第２導電型の半導体層であること。
【００１５】（７）本発明の第１乃至第３において、前
記第１導電型のベース層と前記ドレイン層との間に、当
該第１導電型のベース層よりも高濃度の第１導電型の半
導体層が介在していること。 （８）本発明の第１乃至第３において、前記ドレイン層
は前記第１導電型のソース層に対して反対側の前記半導
体基板表面に形成されていること。
【００１６】
【発明の実施の形態】以下、本発明の高耐圧半導体装置
に係る実施形態について図面を用いつつ詳細に説明す
る。 （第１の実施形態）図１は、本発明の第１の実施形態に
係わる高耐圧半導体装置を示す平面図である。図２、図
３、および図４はそれぞれ図１の線分Ａ−Ａ´、Ｂ−Ｂ
´、Ｃ−Ｃ´における装置の断面図である。
【００１７】本実施形態に係る半導体装置はトレンチゲ
ート型縦型高耐圧半導体素子である。図１乃至図４に示
すようにＮ型半導体基板（Ｎ型ベース層）１の表面には
複数のトレンチ１ａが形成され、これらのトレンチ１ａ
はストライプ状の上面形状（図１）で互いに平行に配列
されている。複数のトレンチ１ａの中にはゲート絶縁膜
５を介してゲート電極６が埋め込まれている。半導体基
板１表面にはトレンチ１ａ間にＰ型ベース層２が形成さ
れており、このＰ型ベース層２の表面にはゲート絶縁膜
５と接してＮ+ 型のソース領域３及びＰ+ 型のコンタク
ト領域４が形成されている。
【００１８】図１に示すようにＮ+ 型のソース領域３及
びＰ+ 型のコンタクト領域４はそれぞれ複数形成されて
おり、これらはトレンチ１ａの長手方向に沿って交互に
配置されている。Ｎ+ 型のソース領域３の平面形状はＨ
字型状であり、Ｐ+ 型のコンタクト領域の平面形状は十
字型状である。即ち、Ｐ+ 型のコンタクト領域について
は、そのトレンチ１ａの側壁に接する部分におけるトレ
ンチ１ａの長手方向の幅は、隣接するトレンチ１ａ同志
の中間に位置する部分におけるそれよりも狭くなってい
る。３ａはコンタクトホール形成領域で、トレンチ１ａ
の長手方向に沿って当該トレンチ１ａと平行に配置され
る。図１乃至図４には図示していないが、図５に示すよ
うにコンタクトホール形成領域３ａにはソース電極９が
設けられている。このソース電極９は、Ｎ+ 型のソース
領域３及びＰ+ 型のコンタクト領域４に対してコンタク
トしている。
【００１９】なお、同様に図１乃至図４には図示してい
ないが、図５に示すようにＰ型ベース層２に対して反対
側の半導体基板１の裏面にはＮ型バッファー層７を介し
てＰ+ 型ドレイン層８が形成されている。このＰ+ 型ド
レイン層８に対してはドレイン電極１０がコンタクトし
ている。
【００２０】図５は本実施形態の装置の寸法関係を示し
た断面図である。図５ではソース電極９の中心部からト
レンチ１ａの中心部までの断面が示されている。この図
に示されるように、隣接するトレンチ１ａ同志の間の間
隔は０．６×２＝１．２μｍである。
【００２１】ｉ線ステッパーを用いた露光を行えば、
０．３μｍ幅までパターニングは十分可能であり、トレ
ンチ１ａ同志間の１．２μｍ間隔の部分にＮ+ 型のソー
ス領域３及びＰ+ 型のコンタクト領域４を自在に設計す
ることができる。図５よりわかるように、ソース領域３
の図面横方向の長さは０．６−０．２＝０．４μｍ、コ
ンタクト領域４の図面横方向の長さは０．３×２＝０．
６μｍである。若干の横方向拡散により、Ｎ+ 型のソー
ス領域３及びＰ+ 型のコンタクト領域４の長さは上記値
よりやや長くなっている。
【００２２】一方、コンタクトホール形成領域３ａは、
その後電極材料たとえばアルミニウム電極をソース電極
９として埋め込みオーミックコンタクトを確実にとるた
めには、０．８μｍ幅が最低必要である。図５に示すよ
うに、コンタクトホール形成領域３ａの幅、即ちソース
電極９の幅は０．４×２＝０．８μｍである。したがっ
て、０．８μｍ幅のソース電極９に対してＮ+ 型のソー
ス領域３及びＰ+ 型のコンタクト領域４がコンタクトす
ることになる。
【００２３】隣接するトレンチ１ａ間の半導体基板表面
全体に沿ってＮ+ 型のソース領域が形成されると、Ｎ+
型ソース領域全体にソース電極がコンタクトし、電流が
流れはじめたときに大電流が流れてしまい、ラッチアッ
プ耐量が弱くなる。そこで、一定間隔でトレンチ１ａの
側壁に沿ってＮ+ 型のソース領域３が存在しない部分を
設ける。しかし、オン電圧低減のためにチャネル幅を稼
ぐ必要があるので、Ｎ+ 型のソース領域３が存在しない
領域の割合はＮ+ 型のソース領域３に対して必ず小さく
する。
【００２４】一方、コンタクトホール形成領域３ａで
は、Ｎ+ 型のソース領域３に対するコンタクトを確実に
とることは勿論だが、同時にラッチアップ耐量を上げる
ためにホールの排出経路を十分に確保することも重要で
ある。そこで、コンタクトホール形成領域３ａでは、Ｐ
+ 型コンタクト領域４のトレンチ１ａの長手方向（図１
の縦方向）の幅を大きくとり、この幅がＰ+ 型コンタク
ト領域４のトレンチ１ａの側壁に沿った部分の幅よりも
大きくなるようにする。かかる構成によれば、トレンチ
１ａの間隔を微細にしても、電流密度を増加させつつ、
ラッチアップ耐量も向上させることが可能となる。
【００２５】（第２の実施形態）図６は、本発明の第２
の実施形態に係わる高耐圧半導体装置を示す平面図であ
る。図７は図６の線分Ｄ−Ｄ´における装置の断面図で
ある。図６の装置において、図１の線分Ａ−Ａ´、Ｂ−
Ｂ´に相当する線分における装置断面はそれぞれ図２及
び図３に示したものと同様である。図６及び図７におい
て、図１乃至図５と同一部分には同一の符号を付して示
し詳細な説明は省略する。
【００２６】本実施形態に係る半導体装置もトレンチゲ
ート型縦型高耐圧半導体素子であり、第１の実施形態の
装置と異なる点は、Ｐ+ 型のコンタクト領域１４がトレ
ンチ１ａの側壁から離れている点である。即ち、Ｐ型ベ
ース層２の一部はトレンチ１ａの側壁に隣接する半導体
基板表面に露出部２ａとして露出している。この露出部
２ａは、トレンチ１ａの側壁に沿ってその両側に隣接す
るＮ+ 型ソース領域３からＮ型不純物が拡散することに
より、その一部がＮ+ 型ソース領域３よりも濃度のやや
低いＮ型半導体層に変化していても良い。
【００２７】このように、半導体基板表面のトレンチ１
ａの側壁に沿った部分には、Ｎ+ 型のソース領域３の他
に濃度のやや低いＮ型半導体層（露出部２ａ）があるこ
とになるが、かかる構造はラッチアップを防止する上で
望ましい。また、この構造では、Ｎ+ 型ソース領域３か
らの横方向拡散により、トレンチ１ａの側壁に沿ってＮ
型半導体の領域面積を大きくとることができ、チャネル
密度を向上させることが可能である。一般に、トレンチ
１ａの溝とコンタクトホール形成領域３ａとの間のわず
かな間隙にＮ型半導体層を故意に形成することは困難で
あるが、上記の方法であれば、Ｎ+ 型ソース領域３から
のＮ型不純物の自然な拡散により、Ｐ型ベース層２の露
出部２ａを削減しＮ型半導体領域を増加させて、上記構
造を容易に形成することが可能となる。
【００２８】（第３の実施形態）図８は、本発明の第３
の実施形態に係わる高耐圧半導体装置を示す断面図であ
る。図８において、図１乃至図５と同一部分には同一の
符号を付して示し詳細な説明は省略する。
【００２９】本実施形態に係る半導体装置もトレンチゲ
ート型縦型高耐圧半導体素子であり、第１の実施形態の
装置と異なる点は、Ｐ型ベース層のＰ+ 型コンタクト領
域にトレンチ構造を用いた点である。即ち、隣接するト
レンチ１ａの間隔が微細な素子において、隣接するトレ
ンチ１ａ間の中間位置にトレンチ１ａよりも浅いトレン
チ１ｂが形成されている。このトレンチ１ｂは、トレン
チ１ａの長手方向に沿って互いに離間して複数配列され
ている。また、トレンチ１ｂの底面及び側面にはＰ+ 型
のコンタクト領域１４が形成されるとともに、トレンチ
１ｂ内にはソース電極２９が埋め込まれている。
【００３０】一般に、Ｐ+ 型半導体層（コンタクト層）
やＮ+ 型半導体層（ソース層）の拡散深さは１μｍ前後
と浅いので、設計ルールの大きい高耐圧半導体素子で
は、これらの半導体層の横方向拡散はその設計に対して
ほとんど無視できる。しかし、微細な構造ではこれらの
横方向拡散が無視できなくなる。たとえば、隣接するＮ
+ 型半導体層の間隔が０．４μｍで、当該Ｎ+ 型半導体
層の拡散深さが０．２μm である場合、Ｎ+ 型不純物の
横方向拡散は典型的には約０．１６μｍであるので、両
方向から計０．３２μｍの拡散がある。その結果、Ｐ+
型半導体層（コンタクト層）の幅は０．０８μｍしか残
らなくなってしまう。したがって、Ｎ+ 型半導体層の方
がＰ+ 型半導体層よりも表面濃度が高い場合、Ｎ+ 型半
導体層に囲まれた部分でＰ+ 型半導体層のコンタクトを
確実にとることが困難になってくる。
【００３１】本実施形態による高耐圧半導体装置によれ
ば、Ｎ+ 型ソース領域２３に囲まれＰ+ 型コンタクト領
域となる半導体基板表面部分にトレンチ１ｂを形成する
ことにより、Ｎ+ 型ソース領域２３をＰ+ 型コンタクト
領域と形状的に分離させて、トレンチ１ｂの底面や側
面、特に底面にＰ+ 型のコンタクト領域１４を確保する
ことができる。かかる構造によれば、Ｎ+ 型ソース領域
２３に囲まれたＰ+ 型のコンタクト領域１４が、Ｎ+ 型
不純物の横方向拡散により消滅してしまうことがなく、
Ｎ+ 型ソース領域２３よりも深い位置でＰ+ 型のコンタ
クト領域１４に対するソース電極２９のコンタクトを確
実にとることが可能となる。さらに、トレンチ１ｂがト
レンチ１ａの長手方向に沿って互いに離間して複数配列
されているので、Ｎ+ 型ソース領域２３とソース電極２
９との間のコンタクトは、トレンチ１ｂの側面のほか隣
接するトレンチ１ｂ同志の間の半導体基板表面において
も確保することが可能となる。
【００３２】なお、本発明は上記実施形態に限定される
ものではない。例えば、Ｐ+ 型のドレイン層とＮ型半導
体基板（Ｎ型ベース層）との間には当該Ｎ型ベース層よ
りも高濃度のＮ型バッファ層を形成することができ、導
電率を向上させることが可能である。
【００３３】また、上記実施形態では縦型の高耐圧半導
体装置について説明したが、本発明は横型の高耐圧半導
体装置に対しても適用可能である。この場合、ドレイン
層はソース層と同じ側の半導体基板表面に形成する。
【００３４】さらにまた、上記実施形態ではＰ+ 型のド
レイン層を有するＩＧＢＴを例に挙げて説明したが、ド
レイン層をＮ+ 型としてＭＯＳ型高耐圧半導体素子に対
して適用することも可能である。
【００３５】さらに、Ｐ型とＮ型を逆にした高耐圧半導
体素子を用いることも可能である。その他、本発明の趣
旨を逸脱しない範囲で種々変形して実施することが可能
である。
【００３６】
【発明の効果】本発明によれば、大きい電流密度、つま
り低いオン電圧を維持しながら、ラッチアップ防止を図
り、トレンチとコンタクトホールとが近接している場合
にも有効な高耐圧半導体装置を提供することができる。
【図面の簡単な説明】
【図１】 本発明の第１の実施形態に係わる高耐圧半導
体装置を示す平面図。
【図２】 図１の高耐圧半導体装置の線分Ａ−Ａ´にお
ける断面図。
【図３】 図１の高耐圧半導体装置の線分Ｂ−Ｂ´にお
ける断面図。
【図４】 図１の高耐圧半導体装置の線分Ｃ−Ｃ´にお
ける断面図。
【図５】 図１の高耐圧半導体装置の線分Ａ−Ａ´にお
ける断面図。
【図６】 本発明の第２の実施形態に係わる高耐圧半導
体装置を示す平面図。
【図７】 図６の高耐圧半導体装置の線分Ｄ−Ｄ´にお
ける断面図。
【図８】 本発明の第３の実施形態に係わる高耐圧半導
体装置を示す断面図。
【図９】 従来の高耐圧半導体装置を示す平面図。
【符号の説明】
１…Ｎ型半導体基板（Ｎ型ベース層） １ａ…トレンチ １ｂ…トレンチ ２、２２…Ｐ型ベース層 ２ａ…Ｐ型ベース層の一部 ３、２３…Ｎ+ 型のソース領域 ４、１４、２４…Ｐ+ 型のコンタクト領域 ５…ゲート絶縁膜 ６…ゲート電極 ７…Ｎ型バッファー層 ８…Ｐ+ 型ドレイン層 ９、２９…ソース電極 １０…ドレイン電極

Claims (11)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板に形成された第１導電型のベ
    ース層と、この第１導電型のベース層の表面に形成され
    た第２導電型のベース層と、この第２導電型のベース層
    の表面に形成された第１導電型のソース層と、前記第２
    導電型のベース層の表面に形成された第２導電型のコン
    タクト層と、前記第１導電型のソース層及び前記第２導
    電型のベース層を貫き前記第１導電型のベース層に達す
    るように形成された溝と、この溝の中にゲート絶縁膜を
    介して埋め込まれたゲート電極と、前記第１導電型のベ
    ース層の表面のうち前記第２導電型のベース層から離れ
    た位置に形成されたドレイン層と、前記第１導電型のソ
    ース層及び前記第２導電型のコンタクト層に接する第１
    のコンタクト電極と、前記ドレイン層に接する第２のコ
    ンタクト電極とを備え、前記第１導電型のソース層及び
    前記第２導電型のコンタクト層は前記溝の長手方向に沿
    って交互に形成され、両層ともに前記溝の側面に接して
    おり、かつ前記第２導電型のコンタクト層についてその
    前記溝の側面に接する部分の当該溝の長手方向の幅が、
    当該溝の側面から離れた部分の幅よりも狭いことを特徴
    とする高耐圧半導体装置。
  2. 【請求項２】 半導体基板に形成された第１導電型のベ
    ース層と、この第１導電型のベース層の表面に形成され
    た第２導電型のベース層と、この第２導電型のベース層
    の表面に形成された第１導電型のソース層と、前記第２
    導電型のベース層の表面に形成された第２導電型のコン
    タクト層と、前記第１導電型のソース層及び前記第２導
    電型のベース層を貫き前記第１導電型のベース層に達す
    るように形成された溝と、この溝の中にゲート絶縁膜を
    介して埋め込まれたゲート電極と、前記第１導電型のベ
    ース層の表面のうち前記第２導電型のベース層から離れ
    た位置に形成されたドレイン層と、前記第１導電型のソ
    ース層及び前記第２導電型のコンタクト層に接する第１
    のコンタクト電極と、前記ドレイン層に接する第２のコ
    ンタクト電極とを備え、前記第１導電型のソース層及び
    前記第２導電型のコンタクト層は前記溝の長手方向に沿
    って交互に形成され、前記第１導電型のソース層は前記
    溝の側面に接しており、かつ前記第２導電型のコンタク
    ト層についてその当該溝の長手方向の幅は、前記溝に近
    い部分の幅が当該溝から遠い部分の幅よりも狭いことを
    特徴とする高耐圧半導体装置。
  3. 【請求項３】 前記第１導電型のソース層のうち隣接す
    るものの間には前記溝の側面に接して前記第２導電型の
    ベース層の一部が形成されていることを特徴とする請求
    項２記載の高耐圧半導体装置。
  4. 【請求項４】 前記溝の側面に接して形成された前記第
    ２導電型のベース層の一部には、前記第１導電型のソー
    ス層よりも低濃度の第１導電型の半導体層が形成されて
    いることを特徴とする請求項３記載の高耐圧半導体装
    置。
  5. 【請求項５】 前記第１導電型のソース層はＨ字型の形
    状をなしていることを特徴とする請求項１乃至４記載の
    高耐圧半導体装置。
  6. 【請求項６】 半導体基板に形成された第１導電型のベ
    ース層と、この第１導電型のベース層の表面に形成され
    た第２導電型のベース層と、この第２導電型のベース層
    の表面に形成された第１導電型のソース層と、この第１
    導電型のソース層及び前記第２導電型のベース層を貫き
    前記第１導電型のベース層に達するように形成された第
    １の溝と、この第１の溝の中にゲート絶縁膜を介して埋
    め込まれたゲート電極と、前記第２導電型のベース層の
    表面に当該ベース層底部の深さより浅い第２の溝と、こ
    の第２の溝の内面に形成された第２導電型のコンタクト
    層と、前記第２の溝の中に埋め込まれ、前記第１導電型
    のソース層及び前記第２導電型のコンタクト層に接する
    第１のコンタクト電極と、前記第１導電型のベース層の
    表面のうち前記第２導電型のベース層から離れた位置に
    形成されたドレイン層と、このドレイン層に接する第２
    のコンタクト電極とを備え、前記第２の溝は前記第１の
    溝の長手方向に沿って互いに離間して複数配列されてい
    ることを特徴とする高耐圧半導体装置。
  7. 【請求項７】 前記第２導電型のコンタクト層は前記第
    ２の溝の底面、側面、若しくはその両方の面に形成され
    ていることを特徴とする請求項６記載の高耐圧半導体装
    置。
  8. 【請求項８】 前記第２導電型のコンタクト層は前記第
    １導電型のソース層よりも深い位置に形成されているこ
    とを特徴とする請求項６又は７記載の高耐圧半導体装
    置。
  9. 【請求項９】 前記ドレイン層は第２導電型の半導体層
    であることを特徴とする請求項１乃至８記載の高耐圧半
    導体装置。
  10. 【請求項１０】 前記第１導電型のベース層と前記ドレ
    イン層との間に、当該第１導電型のベース層よりも高濃
    度の第１導電型の半導体層が介在していることを特徴と
    する請求項９記載の高耐圧半導体装置。
  11. 【請求項１１】 前記ドレイン層は前記第１導電型のソ
    ース層に対して反対側の前記半導体基板表面に形成され
    ていることを特徴とする請求項１乃至１０記載の高耐圧
    半導体装置。
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