JP2007081229A - 半導体装置 - Google Patents

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Abstract

【課題】 アバランシェ耐量の良好な半導体装置を低起用する。
【解決手段】 半導体装置は、シリコン層26の表面領域に形成されたウエル層24と、ウエル層24の表面領域に形成されたソース層22と、ウエル層24中に、シリコン層26の表面からの深さがウエル層24よりも浅く、かつ、ソース層22よりも深くなるように形成された高濃度ウエル層23と、シリコン層26、ウエル層24及びソース層22を跨いで直線状に形成されたゲート電極11と、ソース層22に電気的に接続された第1のコンタクト領域と、第1のコンタクト領域内にゲート電極11と平行な方向に所定の間隔を置いて配置され、高濃度ウエル層23に電気的に接続された第2のコンタクト領域と、第1及び第2のコンタクト領域に電気的に接続されたソース電極28とを備える。ソース電極28は、ゲート電極11の長手方向に垂直な任意の断面において、第1のコンタクト領域と第2のコンタクト領域のいずれか一方のみと接続される。
【選択図】 図４

Description

本発明は、縦型ＭＯＳ（Metal-Oxide-Semiconductor）電界効果トランジスタ等の半導体装置に関する。
従来の縦型ＭＯＳ電界効果トランジスタは、例えば、図９〜図１１に示すように構成されている。図９はこの従来の縦型ＭＯＳ電界効果トランジスタの表面におけるソース領域を形成した後の状態を示す平面図、図１０は図９のＥ−Ｅ´線に沿った断面図、図１１はソース電極を形成した後の図９のＥ−Ｅ´線に沿った断面図である。
図９において、６１はポリシリコンからなるゲート電極、６２はソースコンタクト面、６３はＰ型高濃度ボディーコンタクト面である。
図１０において、６６はＮ型シリコン基板であり、このＮ型シリコン基板６６の表面領域にはＰ型ウエル層６４が形成されている。Ｐ型ウエル層６４の中には、Ｐ型高濃度ウエル層７３が形成されていると共に、Ｎ型ソース層７２が形成されている。Ｎ型ソース層７２の一部上及びＰ型高濃度ウエル層７３上を除くＮ型シリコン基板６６上にはゲート酸化膜６５が形成され、このゲート酸化膜６５の上にはゲート電極６１が形成されている。
この縦型ＭＯＳ電界効果トランジスタを作製する際には、図１０に示すように、まず、Ｎ型シリコン基板６６上に酸化膜及びポリシリコン層を順次形成し、その後、パターニングを行ってゲート酸化膜６５及びゲート電極６１を形成する。次に、ゲート電極６１をマスクにして、Ｎ型シリコン基板６６中にＰ型不純物をイオン注入することにより、Ｐ型ウエル層６４を形成する。次に、パターニングによって形成されたフォトレジストをマスクにして、Ｐ型ウエル層６４の中に高濃度のＰ型不純物をイオン注入することにより、Ｐ型高濃度ウエル層７３を形成する。次に、パターニングによって形成されたフォトレジストをマスクにして、Ｐ型ウエル層６４及びＰ型高濃度ウエル層７３の中にＮ型不純物をイオン注入することにより、Ｎ型ソース層７２を形成する。Ｐ型高濃度ウエル層７３は、縦型ＭＯＳ電界効果トランジスタのコンタクト性を良好にし、Ｐ型ウエル層６４の抵抗成分を小さくすることによってアバランシェ耐量（avalanche resistance）を良好にするためのものである。
次に、図１１に示すように、ゲート電極６１上及びＮ型シリコン基板６６上に保護膜６７を形成する。次に、Ｐ型高濃度ウエル層７３上及びＮ型ソース層７２の一部上にコンタクトホール６９を形成する。最後に、保護膜６７上にソース電極６８を形成する。尚、Ｎ型シリコン基板６６の裏面には図示しないドレイン電極が形成される。
ところで、図１１に示すように、同一断面内でソース電極６８がコンタクトホール６９を介してＰ型高濃度ウエル層７３を挟む形でＮ型ソース層７２とも接触しているため、隣り合うゲート電極６１間の距離が微細になるにつれて、ソース電極６８を、コンタクトホール６９を介してＰ型ウエル層６４及びＰ型高濃度ウエル層７３の両方に接触させることが困難になる。また、Ｎ型ソース層７２を形成する際のマスクずれが生じた場合には、ソース電極６８を、コンタクトホール６９を介してＰ型高濃度ウエル層７３に接触させることができなくなる。
また、図１１に示すように、ソース電極６８は、コンタクトホール６９を介して、Ｐ型高濃度ウエル層７３だけでなく、Ｎ型ソース層７２の一部とも接触している。そのため、ソース電極６８のＰ型高濃度ウエル層７３との接触面積が小さくなるので、Ｎ型ソース層７２の下のＰ型ウエル層６４及びＰ型高濃度ウエル層７３の抵抗成分が大きくなる。その結果、縦型ＭＯＳ電界効果トランジスタの寄生バイポーラトランジスタがオンし易くなるので、アバランシェ耐量が悪くなる。
別の従来の縦型ＭＯＳ電界効果トランジスタとしては、例えば、特許文献１に開示されているものが知られており、当該縦型ＭＯＳ電界効果トランジスタは、図１２〜図１６に示すように構成されている。図１２はこの従来の縦型ＭＯＳ電界効果トランジスタの表面におけるソース領域を形成した後の状態を示す平面図、図１３は図１２のＣ−Ｃ´線に沿った断面図、図１４は図１２のＤ−Ｄ´線に沿った断面図、図１５はソース電極を形成した後の図１２のＣ−Ｃ´線に沿った断面図、図１６はソース電極を形成した後の図１２のＤ−Ｄ´線に沿った断面図である。
図１２において、９１はポリシリコンからなるゲート電極、９２はソースコンタクト面、９３はＰ型高濃度ボディーコンタクト面である。
図１３、図１４において、９６はＮ型シリコン基板であり、このＮ型シリコン基板９６の表面領域にはＰ型ウエル層９４が形成されている。Ｐ型ウエル層９４の中には、図１２におけるＰ型高濃度ボディーコンタクト面９３の下にのみＰ型高濃度ウエル層１０３が形成されていると共に、Ｎ型ソース層１０２が形成されている。Ｎ型ソース層１０２の一部上及びＰ型高濃度ウエル層１０３上を除くＮ型シリコン基板９６上にはゲート酸化膜９５が形成され、このゲート酸化膜９５の上にはゲート電極９１が形成されている。
この縦型ＭＯＳ電界効果トランジスタを作製する際には、図１３、図１４に示すように、まず、Ｎ型シリコン基板９６上に酸化膜及びポリシリコン層を順次形成し、その後、パターニングを行ってゲート酸化膜９５及びゲート電極９１を形成する。次に、ゲート電極９１をマスクにして、Ｎ型シリコン基板９６中にＰ型不純物をイオン注入することにより、Ｐ型ウエル層９４を形成する。次に、パターニングによって形成されたフォトレジストをマスクにして、Ｐ型ウエル層９４の中にＮ型不純物をイオン注入することにより、Ｎ型ソース層１０２を形成する。次に、パターニングによって形成されたフォトレジストをマスクにして、図１２におけるＰ型高濃度ボディーコンタクト面９３の下にのみ、Ｐ型ウエル層９４の中に高濃度のＰ型不純物をイオン注入することにより、Ｐ型高濃度ウエル層１０３を、Ｐ型ウエル層９４のＮ型シリコン基板９６の表面からの深さよりも深くなるように形成する（図１３）。Ｐ型高濃度ウエル層１０３は、縦型ＭＯＳ電界効果トランジスタの閾値電圧の安定化、ベース電位の固定、及びコンタクト性の向上を図るためのものである。
次に、図１５、図１６に示すように、ゲート電極９１上及びＮ型シリコン基板９６上に保護膜９７を形成する。次に、図１５に示す図１２のＣ−Ｃ´線に沿った断面においては、Ｐ型高濃度ウエル層１０３上及びＮ型ソース層１０２の一部上に、図１６に示す図１２のＤ−Ｄ´線に沿った断面においては、Ｎ型ソース層１０２の一部上に、それぞれコンタクトホール９９を形成する。最後に、保護膜９７上にソース電極９８を形成する。尚、Ｎ型シリコン基板９６の裏面には図示しないドレイン電極が形成される。
ところで、図１３に示す図１２のＣ−Ｃ´線に沿った断面において、縦型ＭＯＳ電界効果トランジスタのゲートとソースを短絡させたときの、ドレインとソースとの間の耐圧は、Ｎ型シリコン基板９６の不純物濃度、Ｎ型シリコン基板９６の厚さが同じであれば、Ｐ型ウエル層９４及びＰ型高濃度ウエル層１０３のＮ型シリコン基板９６の表面からの深さが深ければ深いほど低下する。そして、図１３においては、Ｐ型ウエル層９４のＮ型シリコン基板９６の表面からの深さよりも、Ｐ型高濃度ウエル層１０３のＮ型シリコン基板９６の表面からの深さのほうが深くなっている。よって、図１０に示すような、Ｐ型ウエル層６４のＮ型シリコン基板６６の表面からの深さよりも、Ｐ型高濃度ウエル層７３のＮ型シリコン基板６６の表面からの深さのほうが浅くなっている場合と比較して、縦型ＭＯＳ電界効果トランジスタのゲートとソースを短絡させたときの、ドレインとソースとの間の耐圧は低下する。従って、縦型ＭＯＳ電界効果トランジスタのゲートとソースを短絡させたときの、ドレインとソースとの間の耐圧を、図１０に示す構造の場合と同じにするためには、Ｎ型シリコン基板９６の不純物濃度を小さくするか、Ｎ型シリコン基板９６の厚さを厚くする必要があるので、オン抵抗が大きくなる。
また、図１６に示す図１２のＤ−Ｄ´線に沿った断面においては、図１１に示す構造と異なり、ソース電極９８がコンタクトホール９９を介してＮ型ソース層１０２のみと接触している。そのため、隣り合うゲート電極９１間の距離が微細になっても、ソース電極９８を、コンタクトホール９９を介してＰ型ウエル層９４及びＰ型高濃度ウエル層１０３の両方に良好に接触させることができる（ソースコンタクト面９２及びＰ型の高濃度ボディーコンタクト面９３の両方と良好なコンタクト性を得ることができる）。
しかし、図１３に示す図１２のＣ−Ｃ´線に沿った断面においては、Ｐ型高濃度ウエル層１０３のＮ型シリコン基板９６の表面からの深さが、Ｐ型ウエル層９４のＮ型シリコン基板９６の表面からの深さよりも深いため、Ｐ型高濃度ウエル層１０３を熱拡散によって形成する場合には、必然的にＮ型シリコン基板９６の表面からの深さ方向に対して垂直方向のＰ型高濃度ウエル層１０３の拡散距離も大きくなる。そのため、図１５におけるコンタクトホール９９の径を大きくする必要があるので、隣り合うゲート電極９１間の距離の微細化が困難となる。
また、図１４に示す図１２のＤ−Ｄ´線に沿った断面においては、図１０に示す構造と異なり、Ｐ型ウエル層９４しか存在していない。このため、図１０に示すような、Ｐ型ウエル層６４の中にＰ型高濃度ウエル層７３が存在する構造と比較して、Ｐ型ウエル層９４の抵抗成分が大きくなる。その結果、縦型ＭＯＳ電界効果トランジスタの寄生バイポーラトランジスタがオンし易くなるので、アバランシェ耐量が悪くなる。
特許第３２０４７９２号公報
以上説明したように、上記従来の構成では、Ｐ型ウエル層の抵抗成分のためにアバランシェ耐量が悪く、また、P型高濃度ウエル層のシリコン基板の表面からの深さがP型ウエル層のシリコン基板の表面からの深さよりも深いことによる影響により、オン抵抗が大きく、さらに、ソース電極とソースコンタクト面及びＰ型高濃度ボディーコンタクト面とが接触する形状の影響及びP型高濃度ウエル層のシリコン基板の表面からの深さがP型ウエル層のシリコン基板の表面からの深さよりも深いことによる影響により、隣り合うゲート電極間の距離の微細化が困難であるという問題がある。
本発明は、従来技術における前記課題を解決するためになされたものであり、アバランシェ耐量が良好で、隣り合うゲート電極間の距離の微細化が容易であると共に、オン抵抗を小さくすることのできる半導体装置を提供することを目的とする。
前記目的を達成するため、本発明に係る半導体装置の構成は、第１導電型の半導体層と、前記半導体層の表面領域に形成された、第１導電型とは逆の導電型である第２導電型のウエル層と、前記ウエル層の表面領域に形成された第１導電型のソース層と、前記ウエル層中に、前記半導体層の表面からの深さが前記ウエル層よりも浅く、かつ、前記ソース層よりも深くなるように形成された、前記ウエル層よりも不純物濃度の高い第２導電型の高濃度ウエル層と、前記半導体層、前記ウエル層及び前記ソース層を跨いで絶縁膜を介して直線状に形成されたゲート電極と、前記ソース層に電気的に接続された第１のコンタクト領域と、前記第１のコンタクト領域内に前記ゲート電極と平行な方向に所定の間隔を置いて配置され、前記高濃度ウエル層に電気的に接続された第２のコンタクト領域と、前記第１のコンタクト領域及び前記第２のコンタクト領域に電気的に接続されるソース電極とを備え、前記ソース電極は、前記ゲート電極の長手方向に垂直な任意の断面において、前記第１のコンタクト領域と前記第2のコンタクト領域のいずれか一方のみと接続されることを特徴とする。
ここで、「第１導電型」とは、Ｐ型又はＮ型の導電型のことである。
前記本発明の半導体装置の構成によれば、隣り合う直線形状のゲート電極間のウエル層中に高濃度ウエル層が直線状に形成されるので、ウエル層の抵抗成分を小さくすることができる。その結果、本発明の半導体装置の構成を、例えば、縦型ＭＯＳ電界効果トランジスタに適用した場合に、その寄生バイポーラトランジスタがオンしにくくなるので、アバランシェ耐量を良好にすることができる。
また、ゲート電極の長手方向と垂直な方向の、隣り合うゲート電極間の、ソース電極と高濃度ウエル層とが接する断面において、ソース電極は高濃度ウエル層のみと接触し、ソース層とは接触しないので、ソース電極と高濃度ウエル層との接触面の抵抗成分を小さくすることができる。その結果、本発明の半導体装置の構成を、例えば、縦型ＭＯＳ電界効果トランジスタに適用した場合に、その寄生バイポーラトランジスタがオンしにくくなるので、アバランシェ耐量を良好にすることができる。
また、高濃度ウエル層の半導体層の表面からの深さが、ウエル層の半導体層の表面からの深さよりも浅いので、高濃度ウエル層を熱拡散によって形成する場合に、半導体層の表面からの深さ方向に対して垂直方向の高濃度ウエル層の拡散距離を小さくすることができる。その結果、隣り合うゲート電極間の距離を微細化することができる。また、このように、高濃度ウエル層の半導体層の表面からの深さが、ウエル層の半導体層の表面からの深さよりも浅いので、ゲートとソースを短絡させたときに、ドレインとソースとの間で所望の耐圧を得ようとする場合に、半導体層の不純物濃度を高くするか、半導体層の厚さを薄くすることができる。その結果、オン抵抗を小さくすることができる。
前記本発明の半導体装置の構成においては、前記半導体層が、前記半導体層よりも不純物濃度の高い第１導電型の半導体基板上に形成され、前記半導体基板の前記半導体層と接する面とは反対側の面にドレイン電極が形成されているのが好ましい。
また、前記本発明の半導体装置の構成においては、前記第２のコンタクト領域が、前記ゲート電極と平行に対面する辺を有するのが好ましい。
また、前記本発明の半導体装置の構成においては、前記第２のコンタクト領域が、前記ゲート電極に対面する辺を２つ以上有し、前記ゲート電極と、前記ゲート電極に対面する前記第２のコンタクト領域の前記辺との成す角度が０度よりも大きく、９０度未満であるのが好ましい。また、前記本発明の半導体装置の構成においては、前記第２のコンタクト領域の形状が円形であるのが好ましい。
これらの好ましい例によれば、第２のコンタクト領域の、ゲート電極と平行な方向の間隔（隣り合う第２のコンタクト領域間の距離）、及びゲート電極の長手方向と垂直な方向の当該ゲート電極との間隔が同じ場合に、第１のコンタクト領域の面積をより大きくすることができる。その結果、本発明の半導体装置の構成を、例えば、縦型ＭＯＳ電界効果トランジスタに適用した場合に、縦型ＭＯＳ電界効果トランジスタにおける電流経路の抵抗値を低くすることができるので、縦型ＭＯＳ電界効果トランジスタのオン抵抗を小さくすることができる。また、このとき、隣り合うゲート電極間の第２のコンタクト領域の幅が同じであれば、第２のコンタクト領域と第１のコンタクト領域とのコンタクト性を保ったまま、オン抵抗を小さくすることができる。
また、前記本発明の半導体装置の構成においては、隣り合う前記第２のコンタクト領域間に位置する前記第１のコンタクト領域の一部が前記第２のコンタクト領域に置き換えられて、隣り合う前記第２のコンタクト領域同士が互いに接続されているのが好ましい。
この好ましい例によれば、第２のコンタクト領域の面積を大きくすることができるので、ソース電極と高濃度ウエル層との接触面の抵抗成分が小さくなる。その結果、本発明の半導体装置の構成を、例えば、縦型ＭＯＳ電界効果トランジスタに適用した場合に、その寄生バイポーラトランジスタがオンしにくくなるので、アバランシェ耐量を良好にすることができる。
本発明によれば、アバランシェ耐量が良好で、隣り合うゲート電極間の距離の微細化が容易であると共に、オン抵抗を小さくすることのできる半導体装置を実現することができる。
以下、実施の形態を用いて本発明をさらに具体的に説明する。尚、以下の実施の形態においては、半導体装置として縦型ＭＯＳ電界効果トランジスタを例に挙げて説明するが、本発明は、縦型ＭＯＳ電界効果トランジスタのみに適用されるものではなく、例えば、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）等にも適用可能である。
［第１の実施の形態］
図１は本発明の第１の実施の形態の縦型ＭＯＳ電界効果トランジスタの表面におけるソース領域を形成した後の状態を示す平面図、図２は図１のＡ−Ａ´線に沿った断面図、図３は図１のＢ−Ｂ´線に沿った断面図、図４はソース電極を形成した後の図１のＡ−Ａ´線に沿った断面図、図５はソース電極を形成した後の図１のＢ−Ｂ´線に沿った断面図である。
図１において、１１はポリシリコンからなるゲート電極、１２は第１のコンタクト領域としてのソースコンタクト面、１３は第２のコンタクト領域としてのＰ型高濃度ボディーコンタクト面である。
図２、図３において、２０はＮ型シリコン基板である。Ｎ型シリコン基板２０上には、当該Ｎ型シリコン基板２０よりも不純物濃度の低いＮ型シリコン層２６が形成され、このＮ型シリコン層２６の表面領域にはＰ型ウエル層２４が形成されている。Ｐ型ウエル層２４の表面領域には、ソースコンタクト面１２（図１）に電気的に接続されたＮ型ソース層２２が形成されている。Ｐ型ウエル層２４中には、Ｎ型シリコン層２６の表面からの深さがＰ型ウエル層２４よりも浅く、かつ、Ｎ型ソース層２２よりも深くなるようにＰ型高濃度ウエル層２３が形成されており、当該Ｐ型高濃度ウエル層２３はＰ型高濃度ボディーコンタクト面１３（図１）に電気的に接続されている。Ｎ型ソース層２２の一部上及びＰ型高濃度ウエル層２３上を除くＮ型シリコン層２６上には直線状のゲート酸化膜２５が形成され、このゲート酸化膜２５の上には同じく直線状のゲート電極１１が形成されている。すなわち、ゲート酸化膜２５とゲート電極１１との積層体は、Ｎ型シリコン層２６、Ｐ型ウエル層２４及びＮ型ソース層２２を跨いで形成されている。
この縦型ＭＯＳ電界効果トランジスタを作製する際には、図２、図３に示すように、まず、Ｎ型シリコン基板２０上に、当該Ｎ型シリコン基板２０よりも不純物濃度の低いＮ型シリコン層２６を形成する。次に、Ｎ型シリコン層２６上に酸化膜及びポリシリコン層を順次形成し、その後、パターニングを行ってゲート酸化膜２５及びゲート電極１１を形成する。次に、ゲート電極１１をマスクにして、Ｎ型シリコン層２６中にＰ型不純物としてのボロンをイオン注入し熱拡散を行うことにより、Ｎ型シリコン層２６の表面領域にＰ型ウエル層２４を形成する。次に、パターニングによって形成されたフォトレジストをマスクにして、Ｎ型シリコン層２６中に高濃度のボロンをイオン注入し熱拡散を行うことにより、Ｎ型シリコン層２６の表面からの深さがＰ型ウエル層２４の場合よりも浅くなるようにＰ型高濃度ウエル層２３を形成する。次に、図１に示すように、ゲート電極１１と平行に対面する辺を有する同一面積かつ同一形状の長方形状のＰ型高濃度ボディーコンタクト面１３が、ソースコンタクト面１２内で、ゲート電極１１と平行な方向に所定の間隔を置いて配置されるように、パターニングによって形成されたフォトレジストをマスクにして、Ｎ型シリコン層２６中にＮ型不純物としてのヒ素を注入することにより、Ｐ型ウエル層２４の表面領域にＮ型ソース層２２を形成する。尚、図１においては、Ｐ型高濃度ボディーコンタクト面１３の形状が長方形となる場合を示しているが、Ｐ型高濃度ボディーコンタクト面１３の形状は、例えば正方形のように、ゲート電極１１と平行に対面する辺を有する形状であればよい。
次に、図４、図５に示すように、ゲート電極１１上及びＮ型シリコン層２６上にリン添加シリカガラス（ＰＳＧ）からなる保護膜２７を形成する。次に、エッチングにより、コンタクトホール４９を形成する。最後に、保護膜２７及びＮ型シリコン層２６上にアルミニウム層を形成し、パターニングを行うことにより、ソース電極２８を形成する。尚、Ｎ型シリコン基板２０の裏面には図示しないドレイン電極が形成される。
図４に示すように、図１のＡ−Ａ´線に沿った断面において、ソース電極２８は、コンタクトホール４９を介して、Ｐ型高濃度ウエル層２３（Ｐ型高濃度ボディーコンタクト面１３）のみと電気的に接続されている。
また、図５に示すように、図１のＢ−Ｂ´線に沿った断面において、ソース電極２８は、コンタクトホール４９を介して、Ｎ型ソース層２２（ソースコンタクト面１２）のみと電気的に接続されている。
本実施の形態の構成によれば、隣り合う直線形状のゲート電極１１間のＰ型ウエル層２４の中にＰ型高濃度ウエル層２３が直線状に形成されるので、Ｐ型ウエル層２４の抵抗成分を小さくすることができる。その結果、縦型ＭＯＳ電界効果トランジスタの寄生バイポーラトランジスタがオンしにくくなるので、アバランシェ耐量を良好にすることができる。
また、ゲート電極１１の長手方向に垂直な、隣り合うゲート電極１１間の、ソース電極２８とＰ型高濃度ウエル層２３とが接する断面（図４）において、ソース電極２８はＰ型高濃度ウエル層２３のみと接触し、Ｎ型ソース層２２とは接触しないので、ソース電極２８とＰ型高濃度ウエル層２３との接触面の抵抗成分を小さくすることができる。その結果、縦型ＭＯＳ電界効果トランジスタの寄生バイポーラトランジスタがオンしにくくなるので、アバランシェ耐量を良好にすることができる。
また、P型高濃度ウエル層２３のＮ型シリコン層２６の表面からの深さが、P型ウエル層２４のＮ型シリコン層２６の表面からの深さよりも浅いので、P型高濃度ウエル層２３を熱拡散によって形成する場合に、Ｎ型シリコン層２６の表面からの深さ方向に対して垂直方向のP型高濃度ウエル層２３の拡散距離を小さくすることができる。その結果、隣り合うゲート電極１１間の距離を微細化することができる。また、このように、P型高濃度ウエル層２３のＮ型シリコン層２６の表面からの深さが、P型ウエル層２４のＮ型シリコン層２６の表面からの深さよりも浅いので、縦型ＭＯＳ電界効果トランジスタのゲートとソースを短絡させたときに、ドレインとソースとの間で所望の耐圧を得ようとする場合に、Ｎ型シリコン層２６の不純物濃度を高くするか、Ｎ型シリコン層２６の厚さを薄くすることができる。その結果、縦型ＭＯＳ電界効果トランジスタのオン抵抗を小さくすることができる。
［第２の実施の形態］
図６は本発明の第２の実施の形態の縦型ＭＯＳ電界効果トランジスタの表面におけるソース領域を形成した後の状態を示す平面図である。図６のＦ−Ｆ´線に沿った断面、Ｇ−Ｇ´線に沿った断面は、上記第１の実施の形態の図２〜図５に示すものと同じであるため、本実施の形態においては、図２〜図５をも参照しながら説明する。すなわち、図２は図６のＦ−Ｆ´線に沿った断面図、図３は図６のＧ−Ｇ´線に沿った断面図、図４はソース電極を形成した後の図６のＦ−Ｆ´線に沿った断面図、図５はソース電極を形成した後の図６のＧ−Ｇ´線に沿った断面図でもある。
図６において、１１はポリシリコンからなるゲート電極、１４２は第１のコンタクト領域としてのソースコンタクト面、１４３は第２のコンタクト領域としてのＰ型高濃度ボディーコンタクト面である。
図２、図３において、２０はＮ型シリコン基板である。Ｎ型シリコン基板２０上には、当該Ｎ型シリコン基板２０よりも不純物濃度の低いＮ型シリコン層２６が形成され、このＮ型シリコン層２６の表面領域にはＰ型ウエル層２４が形成されている。Ｐ型ウエル層２４の表面領域には、ソースコンタクト面１２（図１）に電気的に接続されたＮ型ソース層２２が形成されている。Ｐ型ウエル層２４中には、Ｎ型シリコン層２６の表面からの深さがＰ型ウエル層２４よりも浅く、かつ、Ｎ型ソース層２２よりも深くなるようにＰ型高濃度ウエル層２３が形成されており、当該Ｐ型高濃度ウエル層２３はＰ型高濃度ボディーコンタクト面１３（図１）に電気的に接続されている。Ｎ型ソース層２２の一部上及びＰ型高濃度ウエル層２３上を除くＮ型シリコン層２６上には直線状のゲート酸化膜２５が形成され、このゲート酸化膜２５の上には同じく直線状のゲート電極１１が形成されている。すなわち、ゲート酸化膜２５とゲート電極１１との積層体は、Ｎ型シリコン層２６、Ｐ型ウエル層２４及びＮ型ソース層２２を跨いで形成されている。
この縦型ＭＯＳ電界効果トランジスタを作製する際には、図２、図３に示すように、まず、Ｎ型シリコン基板２０上に、当該Ｎ型シリコン基板２０よりも不純物濃度の低いＮ型シリコン層２６を形成する。次に、Ｎ型シリコン層２６上に酸化膜及びポリシリコン層を順次形成し、その後、パターニングを行ってゲート酸化膜２５及びゲート電極１１を形成する。次に、ゲート電極１１をマスクにして、Ｎ型シリコン層２６中にＰ型不純物としてのボロンをイオン注入し熱拡散を行うことにより、Ｎ型シリコン層２６の表面領域にＰ型ウエル層２４を形成する。次に、パターニングによって形成されたフォトレジストをマスクにして、Ｎ型シリコン層２６中に高濃度のボロンをイオン注入し熱拡散を行うことにより、Ｎ型シリコン層２６の表面からの深さがＰ型ウエル層２４の場合よりも浅くなるようにＰ型高濃度ウエル層２３を形成する。次に、図６に示すように、ゲート電極１１に対面する辺を２つ以上有する同一面積かつ同一形状のＰ型高濃度ボディーコンタクト面１４３が、ソースコンタクト面１４２内で、ゲート電極１１と平行な方向に所定の間隔を置いて配置されるように、パターニングによって形成されたフォトレジストをマスクにして、Ｎ型シリコン層２６中にＮ型不純物としてのヒ素を注入することにより、Ｐ型ウエル層２４の表面領域にＮ型ソース層２２を形成する。ここで、ゲート電極１１と、ゲート電極１１に対面するＰ型高濃度ボディーコンタクト面１４３の辺との成す角度は、０度よりも大きく、９０度未満である。尚、図６においては、Ｐ型高濃度ボディーコンタクト面１４３の形状が菱形となる場合を示しているが、Ｐ型高濃度ボディーコンタクト面１４３の形状は、ゲート電極１１と対面する辺を２つ以上有し、当該辺と、ゲート電極１１との成す角度が０度よりも大きく、９０度未満となる形状であればよい。
次に、図４、図５に示すように、ゲート電極１１上及びＮ型シリコン層２６上にＰＳＧからなる保護膜２７を形成する。次に、エッチングにより、コンタクトホール４９を形成する。最後に、保護膜２７及びＮ型シリコン層２６上にアルミニウム層を形成し、パターニングを行うことにより、ソース電極２８を形成する。尚、Ｎ型シリコン基板２０の裏面には図示しないドレイン電極が形成される。
図４に示すように、図６のＦ−Ｆ´線に沿った断面において、ソース電極２８は、コンタクトホール４９を介して、Ｐ型高濃度ウエル層２３（Ｐ型高濃度ボディーコンタクト面１４３）のみと電気的に接続されている。
また、図５に示すように、図６のＧ−Ｇ´線に沿った断面において、ソース電極２８は、コンタクトホール４９を介して、Ｎ型ソース層２２（ソースコンタクト面１４２）のみと電気的に接続されている。
本実施の形態の構成によれば、図６に示すように、Ｐ型高濃度ボディーコンタクト面１４３の形状を、上記第１の実施の形態の図１に示すような、ゲート電極１１と平行に対面する辺を有する長方形状ではなく、ゲート電極１１と対面する辺を２つ以上有し、ゲート電極１１と、ゲート電極１１に対面するＰ型高濃度ボディーコンタクト面１４３の辺との成す角度が０度よりも大きく、９０度未満である形状とすることにより、上記第１の実施の形態の図１におけるＰ型高濃度ボディーコンタクト面１３の、ゲート電極１１と平行な方向の間隔（隣り合うＰ型高濃度ボディーコンタクト面１３間の距離）、及びゲート電極１１の長手方向と垂直な方向の当該ゲート電極１１との間隔と、本実施の形態の図６におけるＰ型高濃度ボディーコンタクト面１４３の、ゲート電極１１と平行な方向の間隔（隣り合うＰ型高濃度ボディーコンタクト面１４３間の距離）、及びゲート電極１１の長手方向と垂直な方向の当該ゲート電極１１との間隔とが同じ場合に、上記第１の実施の形態の図１におけるソースコンタクト面１２の面積よりも本実施の形態の図６におけるソースコンタクト面１４２の面積を大きくすることができる。その結果、縦型ＭＯＳ電界効果トランジスタにおける電流経路の抵抗値を低くすることができるので、縦型ＭＯＳ電界効果トランジスタのオン抵抗を小さくすることができる。また、このとき、上記第１の実施の形態の図１における、隣り合うゲート電極１１間のＰ型高濃度ボディーコンタクト面１３の幅と、本実施の形態の図６における、隣り合うゲート電極１１間のＰ型高濃度ボディーコンタクト面１４３の幅とが同じであれば、Ｐ型高濃度ボディーコンタクト面１４３とソースコンタクト面１４２とのコンタクト性を保ったまま、オン抵抗を小さくすることができる。
［第３の実施の形態］
図７は本発明の第３の実施の形態の縦型ＭＯＳ電界効果トランジスタの表面におけるソース領域を形成した後の状態を示す平面図である。図７のＨ−Ｈ´線に沿った断面、Ｉ−Ｉ´線に沿った断面は、上記第１の実施の形態の図２〜図５に示すものと同じであるため、本実施の形態においては、図２〜図５をも参照しながら説明する。すなわち、図２は図７のＨ−Ｈ´線に沿った断面図、図３は図７のＩ−Ｉ´線に沿った断面図、図４はソース電極を形成した後の図７のＨ−Ｈ´線に沿った断面図、図５はソース電極を形成した後の図７のＩ−Ｉ´線に沿った断面図でもある。
図７において、１１はポリシリコンからなるゲート電極、１５２は第１のコンタクト領域としてのソースコンタクト面、１５３は第２のコンタクト領域としてのＰ型高濃度ボディーコンタクト面である。
図２、図３において、２０はＮ型シリコン基板である。Ｎ型シリコン基板２０上には、当該Ｎ型シリコン基板２０よりも不純物濃度の低いＮ型シリコン層２６が形成され、このＮ型シリコン層２６の表面領域にはＰ型ウエル層２４が形成されている。Ｐ型ウエル層２４の表面領域には、ソースコンタクト面１２（図１）に電気的に接続されたＮ型ソース層２２が形成されている。Ｐ型ウエル層２４中には、Ｎ型シリコン層２６の表面からの深さがＰ型ウエル層２４よりも浅く、かつ、Ｎ型ソース層２２よりも深くなるようにＰ型高濃度ウエル層２３が形成されており、当該Ｐ型高濃度ウエル層２３はＰ型高濃度ボディーコンタクト面１３（図１）に電気的に接続されている。Ｎ型ソース層２２の一部上及びＰ型高濃度ウエル層２３上を除くＮ型シリコン層２６上には直線状のゲート酸化膜２５が形成され、このゲート酸化膜２５の上には同じく直線状のゲート電極１１が形成されている。すなわち、ゲート酸化膜２５とゲート電極１１との積層体は、Ｎ型シリコン層２６、Ｐ型ウエル層２４及びＮ型ソース層２２を跨いで形成されている。
この縦型ＭＯＳ電界効果トランジスタを作製する際には、図２、図３に示すように、まず、Ｎ型シリコン基板２０上に、当該Ｎ型シリコン基板２０よりも不純物濃度の低いＮ型シリコン層２６を形成する。次に、Ｎ型シリコン層２６上に酸化膜及びポリシリコン層を順次形成し、その後、パターニングを行ってゲート酸化膜２５及びゲート電極１１を形成する。次に、ゲート電極１１をマスクにして、Ｎ型シリコン層２６中にＰ型不純物としてのボロンをイオン注入し熱拡散を行うことにより、Ｎ型シリコン層２６の表面領域にＰ型ウエル層２４を形成する。次に、パターニングによって形成されたフォトレジストをマスクにして、Ｎ型シリコン層２６中に高濃度のボロンをイオン注入し熱拡散を行うことにより、Ｎ型シリコン層２６の表面からの深さがＰ型ウエル層２４の場合よりも浅くなるようにＰ型高濃度ウエル層２３を形成する。次に、図７に示すように、同一面積かつ同一形状の円形のＰ型高濃度ボディーコンタクト面１５３が、ソースコンタクト面１５２内で、ゲート電極１１と平行な方向に所定の間隔を置いて配置されるように、パターニングによって形成されたフォトレジストをマスクにして、Ｎ型シリコン層２６中にＮ型不純物としてのヒ素を注入することにより、Ｐ型ウエル層２４の表面領域にＮ型ソース層２２を形成する。尚、図７においては、Ｐ型高濃度ボディーコンタクト面１５３の形状が楕円形となる場合を示しているが、Ｐ型高濃度ボディーコンタクト面１５３の形状は、真円（perfect circle）形であってもよい。
次に、図４、図５に示すように、ゲート電極１１上及びＮ型シリコン層２６上にＰＳＧからなる保護膜２７を形成する。次に、エッチングにより、コンタクトホール４９を形成する。最後に、保護膜２７及びＮ型シリコン層２６上にアルミニウム層を形成し、パターニングを行うことにより、ソース電極２８を形成する。尚、Ｎ型シリコン基板２０の裏面には図示しないドレイン電極が形成される。
図４に示すように、図７のＨ−Ｈ´線に沿った断面において、ソース電極２８は、コンタクトホール４９を介して、Ｐ型高濃度ウエル層２３（Ｐ型高濃度ボディーコンタクト面１５３）のみと電気的に接続されている。
また、図５に示すように、図７のＩ−Ｉ´線に沿った断面において、ソース電極２８は、コンタクトホール４９を介して、Ｎ型ソース層２２（ソースコンタクト面１５２）のみと電気的に接続されている。
本実施の形態の構成によれば、図７に示すように、Ｐ型高濃度ボディーコンタクト面１５３の形状を、上記第１の実施の形態の図１に示すような、ゲート電極１１と平行に対面する辺を有する長方形状ではなく、円形とすることにより、上記第１の実施の形態の図１におけるＰ型高濃度ボディーコンタクト面１３の、ゲート電極１１と平行な方向の間隔（隣り合うＰ型高濃度ボディーコンタクト面１３間の距離）、及びゲート電極１１の長手方向と垂直な方向の当該ゲート電極１１との間隔と、本実施の形態の図７におけるＰ型高濃度ボディーコンタクト面１５３の、ゲート電極１１と平行な方向の間隔（隣り合うＰ型高濃度ボディーコンタクト面１５３間の距離）、及びゲート電極１１の長手方向と垂直な方向の当該ゲート電極１１との間隔とが同じ場合に、上記第１の実施の形態の図１におけるソースコンタクト面１２の面積よりも本実施の形態の図７におけるソースコンタクト面１５２の面積を大きくすることができる。その結果、縦型ＭＯＳ電界効果トランジスタにおける電流経路の抵抗値を低くすることができるので、縦型ＭＯＳ電界効果トランジスタのオン抵抗を小さくすることができる。また、このとき、上記第１の実施の形態の図１における、隣り合うゲート電極１１間のＰ型高濃度ボディーコンタクト面１３の幅と、本実施の形態の図７における、隣り合うゲート電極１１間のＰ型高濃度ボディーコンタクト面１５３の幅とが同じであれば、Ｐ型高濃度ボディーコンタクト面１５３とソースコンタクト面１５２とのコンタクト性を保ったまま、オン抵抗を小さくすることができる。
［第４の実施の形態］
図８は本発明の第４の実施の形態の縦型ＭＯＳ電界効果トランジスタの表面におけるソース領域を形成した後の状態を示す平面図である。図８のＪ−Ｊ´線に沿った断面は、上記第１の実施の形態の図２、図４に示すものと同じであるため、本実施の形態においては、図２、図４をも参照しながら説明する。すなわち、図２は図８のＪ−Ｊ´線に沿った断面図、図４はソース電極を形成した後の図８のＪ−Ｊ´線に沿った断面図でもある。
図８において、１１はポリシリコンからなるゲート電極、１６２はソースコンタクト面、１６３はＰ型高濃度ボディーコンタクト面である。
図２において、２０はＮ型シリコン基板である。Ｎ型シリコン基板２０上には、当該Ｎ型シリコン基板２０よりも不純物濃度の低いＮ型シリコン層２６が形成され、このＮ型シリコン層２６の表面領域にはＰ型ウエル層２４が形成されている。Ｐ型ウエル層２４の表面領域には、ソースコンタクト面１２（図１）に電気的に接続されたＮ型ソース層２２が形成されている。Ｐ型ウエル層２４の中には、Ｎ型シリコン層２６の表面からの深さがＰ型ウエル層２４よりも浅く、かつ、Ｎ型ソース層２２よりも深くなるようにＰ型高濃度ウエル層２３が形成されており、当該Ｐ型高濃度ウエル層２３はＰ型高濃度ボディーコンタクト面１３（図１）に電気的に接続されている。Ｎ型ソース層２２の一部上及びＰ型高濃度ウエル層２３上を除くＮ型シリコン層２６上には直線状のゲート酸化膜２５が形成され、このゲート酸化膜２５の上には同じく直線状のゲート電極１１が形成されている。すなわち、ゲート酸化膜２５とゲート電極１１との積層体は、Ｎ型シリコン層２６、Ｐ型ウエル層２４及びＮ型ソース層２２を跨いで形成されている。
この縦型ＭＯＳ電界効果トランジスタを作製する際には、図２、図３に示すように、まず、Ｎ型シリコン基板２０上に、当該Ｎ型シリコン基板２０よりも不純物濃度の低いＮ型シリコン層２６を形成する。次に、Ｎ型シリコン層２６上に酸化膜及びポリシリコン層を順次形成し、その後、パターニングを行ってゲート酸化膜２５及びゲート電極１１を形成する。次に、ゲート電極１１をマスクにして、Ｎ型シリコン層２６中にＰ型不純物としてのボロンをイオン注入し熱拡散を行うことにより、Ｎ型シリコン層２６の表面領域にＰ型ウエル層２４を形成する。次に、パターニングによって形成されたフォトレジストをマスクにして、Ｎ型シリコン層２６中に高濃度のボロンをイオン注入し熱拡散を行うことにより、Ｎ型シリコン層２６の表面からの深さがＰ型ウエル層２４の場合よりも浅くなるようにＰ型高濃度ウエル層２３を形成する。次に、図８に示すように、隣り合うＰ型高濃度ボディーコンタクト面１６３間に位置するソースコンタクト面１６２の領域の一部がＰ型高濃度ボディーコンタクト面１６３の領域に置き換えられて、隣り合うＰ型高濃度ボディーコンタクト面１６３同士が互いに接続されるように、パターニングによって形成されたフォトレジストをマスクにして、Ｎ型シリコン層２６中にＮ型不純物としてのヒ素を注入することにより、Ｎ型ソース層２２を形成する。
次に、図４に示すように、ゲート電極１１上及びＮ型シリコン層２６上にＰＳＧからなる保護膜２７を形成する。次に、エッチングにより、コンタクトホール４９を形成する。最後に、保護膜２７及びＮ型シリコン層２６上にアルミニウム層を形成し、パターニングを行うことにより、ソース電極２８を形成する。尚、Ｎ型シリコン基板２０の裏面には図示しないドレイン電極が形成される。
本実施の形態の構成によれば、図８に示すように、隣り合うＰ型高濃度ボディーコンタクト面１６３間に位置するソースコンタクト面１６２の領域の一部をＰ型高濃度ボディーコンタクト面１６３の領域に置き換えて、隣り合うＰ型の高濃度ボディーコンタクト面１６３同士を接続したことにより、Ｐ型高濃度ボディーコンタクト面１６３の面積を大きくすることができる。その結果、ソース電極２８とＰ型高濃度ウエル層２３との接触面の抵抗成分が小さくなり、縦型ＭＯＳ電界効果トランジスタの寄生バイポーラトランジスタがオンしにくくなるので、アバランシェ耐量を良好にすることができる。
尚、本実施の形態においては、上記第１の実施の形態の図１に示す、長方形状のＰ型高濃度ボディーコンタクト面１３間に位置するソースコンタクト面１２の領域の一部をＰ型高濃度ボディーコンタクト面１３の領域に置き換えているが、例えば、上記第２の実施の形態の図６に示す、菱形のＰ型高濃度ボディーコンタクト面１４３間に位置するソースコンタクト面１４２の領域の一部をＰ型高濃度ボディーコンタクト面１４３の領域に置き換えても、本実施の形態と同様の効果が得られる。また、上記第３の実施の形態の図７に示す、楕円形のＰ型高濃度ボディーコンタクト面１５３間に位置するソースコンタクト面１５２の領域の一部をＰ型高濃度ボディーコンタクト面１５３の領域に置き換えても、本実施の形態と同様の効果が得られる。
本発明によれば、アバランシェ耐量が良好で、隣り合うゲート電極間の距離の微細化が容易であると共に、オン抵抗を小さくすることのできる半導体装置を実現することができる。従って、本発明は、縦型ＭＯＳ電界効果トランジスタなどに有用である。
本発明の第１の実施の形態の縦型ＭＯＳ電界効果トランジスタの表面におけるソース領域を形成した後の状態を示す平面図 図１のＡ−Ａ´線に沿った断面図（図６のＦ−Ｆ´線に沿った断面図、図７のＨ−Ｈ´線に沿った断面図、図８のＪ−Ｊ´線に沿った断面図） 図１のＢ−Ｂ´線に沿った断面図（図６のＧ−Ｇ´線に沿った断面図、図７のＩ−Ｉ´線に沿った断面図） ソース電極を形成した後の図１のＡ−Ａ´線に沿った断面図（ソース電極を形成した後の図６のＦ−Ｆ´線に沿った断面図、ソース電極を形成した後の図７のＨ−Ｈ´線に沿った断面図、ソース電極を形成した後の図８のＪ−Ｊ´線に沿った断面図） ソース電極を形成した後の図１のＢ−Ｂ´線に沿った断面図（ソース電極を形成した後の図６のＧ−Ｇ´線に沿った断面図、ソース電極を形成した後の図７のＩ−Ｉ´線に沿った断面図） 本発明の第２の実施の形態の縦型ＭＯＳ電界効果トランジスタの表面におけるソース領域を形成した後の状態を示す平面図 本発明の第３の実施の形態の縦型ＭＯＳ電界効果トランジスタの表面におけるソース領域を形成した後の状態を示す平面図 本発明の第４の実施の形態の縦型ＭＯＳ電界効果トランジスタの表面におけるソース領域を形成した後の状態を示す平面図 従来の縦型ＭＯＳ電界効果トランジスタの表面におけるソース領域を形成した後の状態を示す平面図 図９のＥ−Ｅ´線に沿った断面図 ソース電極を形成した後の図９のＥ−Ｅ´線に沿った断面図 別の従来の縦型ＭＯＳ電界効果トランジスタの表面におけるソース領域を形成した後の状態を示す平面図 図１２のＣ−Ｃ´線に沿った断面図 図１２のＤ−Ｄ´線に沿った断面図 ソース電極を形成した後の図１２のＣ−Ｃ´線に沿った断面図 ソース電極を形成した後の図１２のＤ−Ｄ´線に沿った断面図
符号の説明
１１ ゲート電極
１２、１４２、１５２、１６２ ソースコンタクト面
１３、１４３、１５３、１６３ Ｐ型高濃度ボディーコンタクト面
２０ Ｎ型シリコン基板
２２ Ｎ型ソース層
２３ Ｐ型高濃度ウエル層
２４ Ｐ型ウエル層
２５ ゲート酸化膜
２６ Ｎ型シリコン層
２７ 保護膜
２８ ソース電極
４９ コンタクトホール

Claims (6)

  1. 第１導電型の半導体層と、
    前記半導体層の表面領域に形成された、第１導電型とは逆の導電型である第２導電型のウエル層と、
    前記ウエル層の表面領域に形成された第１導電型のソース層と、
    前記ウエル層中に、前記半導体層の表面からの深さが前記ウエル層よりも浅く、かつ、前記ソース層よりも深くなるように形成された、前記ウエル層よりも不純物濃度の高い第２導電型の高濃度ウエル層と、
    前記半導体層、前記ウエル層及び前記ソース層を跨いで絶縁膜を介して直線状に形成されたゲート電極と、
    前記ソース層に電気的に接続された第１のコンタクト領域と、
    前記第１のコンタクト領域内に前記ゲート電極と平行な方向に所定の間隔を置いて配置され、前記高濃度ウエル層に電気的に接続された第２のコンタクト領域と、
    前記第１のコンタクト領域及び前記第２のコンタクト領域に電気的に接続されるソース電極とを備え、
    前記ソース電極は、前記ゲート電極の長手方向に垂直な任意の断面において、前記第１のコンタクト領域と前記第2のコンタクト領域のいずれか一方のみと接続されることを特徴とする半導体装置。
  2. 前記半導体層が、前記半導体層よりも不純物濃度の高い第１導電型の半導体基板上に形成され、前記半導体基板の前記半導体層と接する面とは反対側の面にドレイン電極が形成された請求項１に記載の半導体装置。
  3. 前記第２のコンタクト領域が、前記ゲート電極と平行に対面する辺を有する請求項１に記載の半導体装置。
  4. 前記第２のコンタクト領域が、前記ゲート電極に対面する辺を２つ以上有し、前記ゲート電極と、前記ゲート電極に対面する前記第２のコンタクト領域の前記辺との成す角度が０度よりも大きく、９０度未満である請求項１に記載の半導体装置。
  5. 前記第２のコンタクト領域の形状が円形である請求項１に記載の半導体装置。
  6. 隣り合う前記第２のコンタクト領域間に位置する前記第１のコンタクト領域の一部が前記第２のコンタクト領域に置き換えられて、隣り合う前記第２のコンタクト領域同士が互いに接続されている請求項１に記載の半導体装置。

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