JP2007115791A - 半導体装置およびその製造方法 - Google Patents
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Abstract
【課題】高耐圧特性を確保しつつ、オン抵抗を確実に低減できる半導体装置を提供する。
【解決手段】n型(第1導電型)半導体基板10に、p型(第2導電型)のソース領域20およびドレイン領域40と、ドレイン領域40に接続してソース領域20との間に間隔をおいて形成されたp型ドレインドリフト領域30と、p型ドレインドリフト領域30とp型ソース領域20との間に少なくとも形成されたn型ウェル(ベース)領域120とを備え、ソース電極100およびドレイン電極90と、n型ウェル領域120にゲート絶縁膜50を介して接続するゲート電極60とを有した半導体装置において、p型ドレインドリフト領域30内の端部を含む所定の領域に、n型ウェル領域120に接続するn型電界緩和層110を形成する。オン抵抗の低減を目的としてp型ドレインドリフト領域30の不純物濃度を高くした場合も、n型電界緩和層110から広がる空乏層によって、ゲート電極60の近傍のp型ドレインドリフト領域30の表層への電界集中を緩和することができ、耐圧低下を抑えることができる。
【選択図】図1
【解決手段】n型(第1導電型)半導体基板10に、p型(第2導電型)のソース領域20およびドレイン領域40と、ドレイン領域40に接続してソース領域20との間に間隔をおいて形成されたp型ドレインドリフト領域30と、p型ドレインドリフト領域30とp型ソース領域20との間に少なくとも形成されたn型ウェル(ベース)領域120とを備え、ソース電極100およびドレイン電極90と、n型ウェル領域120にゲート絶縁膜50を介して接続するゲート電極60とを有した半導体装置において、p型ドレインドリフト領域30内の端部を含む所定の領域に、n型ウェル領域120に接続するn型電界緩和層110を形成する。オン抵抗の低減を目的としてp型ドレインドリフト領域30の不純物濃度を高くした場合も、n型電界緩和層110から広がる空乏層によって、ゲート電極60の近傍のp型ドレインドリフト領域30の表層への電界集中を緩和することができ、耐圧低下を抑えることができる。
【選択図】図1
Description
本発明は高耐圧特性を有する半導体装置およびその製造方法に関する。
近年、半導体装置に関して、環境への配慮から様々な省エネルギー化技術が開発されており、高電圧で動作可能な高耐圧トランジスタに関しても、消費電力削減をめざして低オン抵抗化がすすめられている。一般に高耐圧トランジスタのオン抵抗を低減すると高耐圧特性の確保が難しくなるので、高耐圧特性を確保しながらオン抵抗を低減できる技術が提案されている。
特許文献1に提案された半導体装置を一例として図4に示す。p型の半導体基板10の表層部の所定領域に、n+型ソース領域20とn型ドレインドリフト領域30とが形成され、n型ドレインドリフト領域30内の表層部の所定領域に、フィールド絶縁膜70によってn+型ソース領域20から分離してn+型ドレイン領域40が形成されている。
またn型ドレインドリフト領域30からn+型ソース領域20までの所定領域を含む半導体基板10の表層部にpウェル領域120が形成されるとともに、少なくともn型ドレインドリフト領域30の端部からn+型ソース領域20までの上にゲート絶縁膜50が形成され、このゲート絶縁膜50上にゲート電極60が延設されている。n+型ソース領域20およびn+型ドレイン領域40にそれぞれ接続するドレイン電極90およびソース電極100も形成されている。半導体基板10の電位は図示されないところでソース電位と接続されている。
さらにn型ドレインドリフト領域30の内部にp型埋め込み領域130,140が互いに上下に形成されており、このことがこの半導体装置の特徴である。p型埋め込み領域130,140は好ましくはソース電位と接続される。80はゲート電極60を含む半導体基板10の表面を覆った絶縁膜である。
この横型高耐圧MOSFETでは、オフ状態でドレイン電極90に高電圧が印加されると、n型ドレインドリフト領域30と、p型半導体基板10と、p型埋め込み領域130,140とが互いに逆バイアス状態になり、n型ドレインドリフト領域30とp型半導体基板10との接合部分だけでなく、n型ドレインドリフト領域30とp型埋め込み領域130,140との接合部分からそれぞれ空乏層が拡がるとともに、各空乏層が互いに連続し、その結果、空乏層の領域は縦方向と横方向に2次元的に拡がる。つまりn型ドレインドリフト領域30は、p型埋め込み領域130,140が無い場合に比べて、オン抵抗の低減を目的として不純物濃度を高くしたときも空乏層の領域が大きくなり、高耐圧化される。
ゲート電極60に閾値以上の電圧が印加されると、ゲート電極60の直下のチャネル領域が反転し、MOSFETはオン状態となり、電流は、ドレイン電極90からソース電極100に向けて、n+型ドレイン領域40と、n型ドレインドリフト領域30内におけるp型埋め込み領域130,140を除く領域と、反転層と、n+型ソース領域20という順に流れる。従来に較べて、n型ドレインドリフト領域30内を電流が流れる経路が、p型埋め込み領域130の上側、p型埋め込み領域130,140の間、p型埋め込み領域140の下側というように3経路に増えるため、MOSFETのオン抵抗は大きく低減される。高耐圧特性を実現しつつ、低オン抵抗化できる構造である。
特許第3448015号公報
上記の従来構造を持った半導体装置において、オン抵抗の更なる低減を実現するためには、n型ドレインドリフト領域30の不純物濃度をさらに高くすることが必要となる。しかし高濃度化することによって、上述したような空乏化、すなわちn型ドレインドリフト領域30とp型半導体基板10との接合部分、および、p型埋め込み領域130,140とその各々の上下のn型ドレインドリフト領域30との接合部分からの空乏化が不十分となり、局所的なブレークダウンが発生し、耐圧が低下する。特にドレイン電極40に高バイアスを印加する場合に、ゲート電極60の近傍のドレインドリフト領域30の表層に電界が集中し、局所的にブレークダウンし、耐圧が低下する。高耐圧特性を確保しつつ、オン抵抗を低減することには、限界があったのである。
本発明は上記問題を解決するもので、高耐圧特性を確保しつつ、オン抵抗を確実に低減できる半導体装置を提供することを目的とする。
本発明の半導体装置は、第1導電型半導体基板に、第2導電型のソース領域およびドレイン領域と、前記ドレイン領域に接続して前記ソース領域との間に間隔をおいて形成された第2導電型ドレインドリフト領域と、前記第2導電型ドレインドリフト領域と第2導電型ソース領域との間に少なくとも形成された第1導電型ベース領域とを備え、前記ソース領域およびドレイン領域にそれぞれ接続するソース電極およびドレイン電極と、前記第1導電型ベース領域にゲート絶縁膜を介して接続するゲート電極とを有した半導体装置において、前記第2導電型ドレインドリフト領域内の端部を含む所定の領域に、前記第1導電型ベース領域に接続する第1導電型電界緩和層が形成されたことを特徴とする。
これによれば、オン抵抗の低減を目的として第2導電型ドレインドリフト領域の不純物濃度を高くした場合も、第1導電型電界緩和層から広がる空乏層によって、ゲート電極の近傍の第2導電型ドレインドリフト領域の表層への電界集中を緩和することができ、耐圧低下を抑えることができる。
ゲート絶縁膜が、少なくとも第1導電型電界緩和層の端部から第2導電型ソース領域の端部までを覆っていることを特徴とするもので、第1導電型電界緩和層の端部上までゲート絶縁膜とゲート電極とを延設することで、前記第1導電型電界緩和層をチャネルとしても利用することができ、オン抵抗のさらなる低減を実現できる。
第1導電型電界緩和層が、第1導電型ベース領域の不純物濃度よりも低い不純物濃度を有していることを特徴とするもので、p型ベース領域とp型電界緩和層とを同時に形成することができる。
第1導電型電界緩和層が、第2導電型ドレイン領域と第2導電型ソース領域とを結ぶ方向と交わる方向に沿って間隔をおいて形成されていることを特徴とするもので、第2導電型ドレインドリフト領域と第1導電型電界緩和層とが交互に並ぶことになり、オン状態でのドレイン領域からソース領域への電流経路が増加するため、オン抵抗のさらなる低減を実現できる。
第2導電型ドレインドリフト領域内に、第2導電型ソース領域と同電位の第1導電型領域が形成されていることを特徴とするもので、第2導電型ドレインドリフト領域の不純物濃度を高めることが可能となり、オン抵抗のさらなる低減を実現できる。
本発明の半導体装置の製造方法は、第1導電型半導体基板に第2導電型ドレインドリフト領域を形成する工程と、前記第2導電型ドレインドリフト領域の外部に第1導電型ベース領域を形成するとともに、前記第2導電型ドレインドリフト領域内の端部から第1導電型ベース領域に至る第1導電型電界緩和層を形成する工程と、少なくとも前記第1導電型電界緩和層の端部から第1導電型ベース領域の端部までを覆うゲート絶縁膜を形成する工程と、前記第1導電型ベース領域に接続する第2導電型ソース領域を形成するとともに、前記第2導電型ドレインドリフト領域に接続する第2導電型ドレイン領域を形成する工程とを少なくとも備えていることを特徴とするもので、第1導電型ベース領域と第1導電型電界緩和層とを同時に形成することが可能であり、工程を簡素化できる。
第2導電型ドレインドリフト領域の所定部分上にフィールド絶縁膜を形成し、このフィールド絶縁膜をマスクパターンとして利用して、第1導電型ベース領域と同時に第1導電型電界緩和層を形成するのが好ましい。第1導電型ベース領域に接続された第1導電型電界緩和層を容易に形成できるだけでなく、この第1導電型電界緩和層をフィールド絶縁膜とセルフアラインで形成できるので、第1導電型電界緩和層の位置精度が高まるからである。
本発明の半導体装置によると、オン抵抗の低減を目的として第2導電型ドレインドリフト領域の不純物濃度を高くした場合も、第1導電型電界緩和層から広がる空乏層によって、ゲート電極の近傍の第2導電型ドレインドリフト領域の表層への電界集中を緩和することができ、耐圧低下を抑えることができる。よって、高耐圧特性を確保しつつ、オン抵抗を確実に低減できる。
本発明の半導体装置の製造方法によると、第1導電型ベース領域と第1導電型電界緩和層とを同時に形成することが可能であり、工程を簡素化することができ、コスト削減も可能となる。
以下、本発明の実施の形態を図面に基づいて説明する。
図1は、本発明の第1の実施形態における半導体装置の構造を示し、(a)は同半導体装置のチップ構造を示した一部斜視図、(b)(c)はそれぞれ同半導体装置の(a)におけるA−A’断面図、B−B’断面図である。
図1は、本発明の第1の実施形態における半導体装置の構造を示し、(a)は同半導体装置のチップ構造を示した一部斜視図、(b)(c)はそれぞれ同半導体装置の(a)におけるA−A’断面図、B−B’断面図である。
p型の半導体基板10(不純物濃度:約1E14〜約1E15/cm3)の表層部の所定領域に、n+型ドレイン領域40(不純物濃度:約1E18〜約1E20/cm3)が形成され、このn+型ドレイン領域40に接続してn型ドレインドリフト領域30(不純物濃度:約1E15〜約1E16/cm3)が形成されている。n型ドレインドリフト領域30との間に間隔をおいてn+型ソース領域20(不純物濃度:約1E18〜約1E20/cm3)が形成され、n+型ソース領域20とn型ドレインドリフト領域30とに接続してpウェル領域120( 不純物濃度:約1E16〜約1E17/cm3)が形成されている。n型ドレインドリフト領域上の一部にはフィールド絶縁膜70が形成されている。
少なくともn型ドレインドリフト領域30の端部からn+型ソース領域20までの半導体基板10上にゲート絶縁膜50が形成され、このゲート絶縁膜50上にゲート電極60が延設されている。ゲート電極60を含めたn+型ソース領域20とn+型ドレイン領域40との上を覆う層間膜80が形成され、この層間膜80を貫通するように、n+型ソース領域20に接続するソース電極100と、n+型ドレイン領域40に接続するドレイン電極90とが形成されている。
n型ドレインドリフト領域30内には、第一のp型埋め込み領域130( 不純物濃度:約1E16〜約1E17/cm3)と、第二のp型埋め込み領域140(不純物濃度:約1E16〜約1E17/cm3)とが互いに上下に間隔をおいて形成されている。第一のp型埋め込み領域130および第二のp型埋め込み領域140は、図示されないところでソース電位と接続されている。p型半導体基板10も、図示されないところでソース電位と接続されている。
この半導体装置が、先に図4を用いて説明した従来のものと相違するのは、p型半導体基板10の表層部のn型ドレインドリフト領域30内に、pウェル領域120に接続して、p型電界緩和層110( 不純物濃度:約1E16〜約1E17/cm3)が形成されている点である。ただし、n+型ソース領域20とn+型ドレイン領域40とを結ぶA−A'方向に沿うA−A'断面で示される部分(以下A−A'断面部という)には、pウェル領域120に接続してp型電界緩和層110が形成される一方で、B−B'断面で示される部分(以下B−B'断面部という)には、p型電界緩和層110は形成されておらず、n型ドレインドリフト領域30が直接にpウェル領域120に接続している。つまり、A−A'方向と垂直な方向に沿ってn型ドレインドリフト領域30とp型電界緩和層110とが交互に並び、それぞれの端部がpウェル領域120に接続している。
以下、上記半導体装置(横型高耐圧MOSFET)の動作について説明する。
オフ状態でドレイン電極90に高電圧が印加されると、A−A'断面部では、n型ドレインドリフト領域30に対する、p型半導体基板10、第一のp型埋め込み領域130、第二のp型埋め込み領域140、p型電界緩和層110のそれぞれの接合部分に逆方向電圧が印加されて、それぞれの接合部分から空乏層がn型ドレインドリフト領域30内に3次元的に広がり、n型ドレインドリフト領域30内は完全に空乏化され、高耐圧特性が得られる。
オフ状態でドレイン電極90に高電圧が印加されると、A−A'断面部では、n型ドレインドリフト領域30に対する、p型半導体基板10、第一のp型埋め込み領域130、第二のp型埋め込み領域140、p型電界緩和層110のそれぞれの接合部分に逆方向電圧が印加されて、それぞれの接合部分から空乏層がn型ドレインドリフト領域30内に3次元的に広がり、n型ドレインドリフト領域30内は完全に空乏化され、高耐圧特性が得られる。
n型ドレインドリフト領域30の不純物濃度が高い場合でも、p型電界緩和層110との接合部分からn型ドレインドリフト領域30へ空乏層が広がるため、ゲート絶縁膜50の近傍のn型ドレインドリフト領域30の表層に局所的な電界集中によるブレークダウンが発生するのを避けることができる。n型ドレインドリフト領域30を高濃度化することでオン抵抗の低減を図った場合も、安定した高耐圧特性を確保できるのである。
ゲート電極60に閾値以上の電圧が印加されると、ゲート電極60の直下のpウェル領域120とp型電界緩和層110との表層のチャネル領域は反転し、MOSFETはオン状態となり、電流は、ドレイン電極90からソース電極100に向けて、n+型ドレイン領域40を経て、n型ドレインドリフト領域30内の第二のp型埋め込み領域140の上方、第一のp型埋め込み領域130と第二のp型埋め込み領域140の間、第一のp型埋め込み領域130の下方という3経路の内のいずれかを流れ、次いで、ゲート電極60直下のp型電界緩和層110の表層に形成される反転層、もしくはn型ドレインドリフト領域30がpウェル領域120と直接接続されている部分という2経路の内のいずれかを流れ、次いで、pウェル領域120表層に形成される反転層を経て、n+型ソース領域20へと流れる。
従来に較べて、n型ドレインドリフト領域30内を電流が流れる経路が、p型埋め込み領域130の上側、p型埋め込み領域130,140の間、p型埋め込み領域140の下側というように3経路に増えるため、MOSFETのオン抵抗は大きく低減される。高耐圧特性を実現しつつ、低オン抵抗化できる構造である。
ここで、n型ドレインドリフト領域30を高濃度化することでオン抵抗の低減を図る場合、p型電界緩和層110を形成しているがゆえに、p型電界緩和層110がない場合に比べてオン抵抗の低減効果が薄くなる恐れがある。しかしこのMOSFETは、上述したように、B−B'断面部に、n型ドレインドリフト領域30が直接にpウェル領域120に接続している部分をも有していることから、p型電界緩和層110の表層に形成される反転層を経由しない経路、すなわちpウェル領域120がn型ドレインドリフト領域30に直接接続している部分という経路ができ、オン抵抗の低減に有利になる。
つまり、図1に示すような構造を採用することによって、n型ドレインドリフト領域30を高濃度化することでオン抵抗の低減を図った場合の、オン抵抗低減効果を最大限に活かすことができるのである。
次に、上記半導体装置の製造方法について説明する。
まず、図2(a)に示すように、p半導体基板10の所定領域に、n型不純物例えばリンをイオン注入し、熱拡散させることによって、8.0μm程度の深さのn型ドレインドリフト領域30を形成する。
まず、図2(a)に示すように、p半導体基板10の所定領域に、n型不純物例えばリンをイオン注入し、熱拡散させることによって、8.0μm程度の深さのn型ドレインドリフト領域30を形成する。
次に、図2(b)に示すように、n型ドレインドリフト領域30の表層に、例えばSiNなどをマスクパターンとして使用し、ウェットエッチングなどを利用して、フィールド絶縁膜70を形成する。このフィールド絶縁膜の厚みは、約1.0μm程度が好ましい。
次に、図2(c)に示すように、フィールド絶縁膜70および、レジスト(図示せず)などをマスクパターンとして利用して選択的に、p型不純物例えばボロンをイオン注入することにより、pウェル領域120およびp型電界緩和層110を形成する。
この際に、pウェル領域120およびp型電界緩和層110の拡散深さは、n型ドレインドリフト領域30の深さよりも例えば5.0μm程度浅くすることが望ましい。p型電界緩和層110の不純物濃度は、n型ドレインドリフト領域30の不純物濃度よりも例えば1ケタ程度、高濃度とすることが好ましい。ゲート絶縁膜50(後述する図3参照)と接するp型電界緩和層110の幅Wは、例えば700V程度の耐圧特性を有する高耐圧MOSFETであれば、約6.0μmが好ましい。このようにすると、上述したように、高耐圧特性を維持しつつ、p型電界緩和層110の表層の反転層における抵抗の上昇を抑えることができる。
次に、図2(d)に示すように、n型ドレインドリフト領域30内に、例えばレジストを利用して高エネルギーでボロンをイオン注入して、第一のp型埋め込み領域130を形成し、さらに例えば第一のp型埋め込み領域130のイオン注入より低い高エネルギーでボロンをイオン注入して、第二のp型埋め込み領域140を形成する。
次に、図3(a)に示すように、少なくともフィールド絶縁膜70の一部からpウェル領域120表層の一部まで、例えば1100℃のドライ酸化を行なうことによって、厚さ500Åのゲート絶縁膜50を形成し、その後に例えばLP−CVD成長によって厚さ4000Åのポリシリコンを堆積し、パターンニングを行なうことによって、ゲート電極60を形成する。
次に、図3(b)に示すように、pウェル領域120内に、例えばレジスト(図示せず)とゲート電極60の端部とを利用して自己整合的にn型不純物例えば砒素をイオン注入することにより、n+型ソース領域20を形成する。またこのn+型ソース領域20とはフィールド絶縁膜70に関して反対側に、例えばレジスト(図示せず)を利用して選択的に砒素をイオン注入することにより、n型ドレインドリフト領域30内を含む所定の領域にn+型ドレイン領域40を形成する。
次に、図3(c)に示すように、n+型ソース領域20からn+型ドレイン領域40までの上に1.5μm程度の厚さでCVD酸化膜を堆積して層間膜80とする。最後に図3(d)に示すように、層間膜80にレジスト(図示せず)を用いて選択的に、n+型ソース領域20とn+型ドレイン領域40にそれぞれ接続するコンタクトホールを形成し、各コンタクトホールが埋め込まれるように層間膜80の上に例えばAl−Siにてソース電極100およびドレイン電極90を形成する。
以上の本発明方法によれば、p型ベース領域(pウェル領域120)とp型電界緩和層110とを同時に形成するので、工程を簡素化でき、プロセスコストも安価になる。またその際に、フィールド絶縁膜70をマスクパターンとして利用してp型電界緩和層110をセルフアラインで形成するので、p型電界緩和層110の位置精度が高くなる。
なお、上記の半導体装置においては、第一のp型埋め込み領域130と第二のp型埋め込み領域140という2層のp型埋め込み領域を形成した例を示したが、第一のp型埋め込み領域130と第二のp型埋め込み領域140のいずれか一方もしくは双方が形成されていない構造、あるいはp型埋め込み領域が3層以上形成されている構造であっても、上記と同様の効果は得られる。すなわち、n型ドレインドリフト領域30を高濃度化してオン抵抗の低減を図るときに、ゲート絶縁膜50の近傍のフィールド絶縁膜70直下の局所的な電界集中が発生するのを、p型電界緩和層110の存在によって回避することができ、安定した高耐圧特性を実現できる。
また、A−A'方向と垂直な方向に沿ってn型ドレインドリフト領域30とp型電界緩和層110とが交互に形成され、それぞれの端部でpウェル領域120に接続している例を示したが、p型電界緩和層110のみがpウェル領域120に接続されていても構わない。
さらには、上記した構造は横型高耐圧MOSFETだけでなく縦型の高耐圧MOSFETに適用することもできる。
10 p型半導体基板
20 n+型ソース領域
30 n型ドレインドリフト領域
40 n+型ドレイン領域
50 ゲート絶縁膜
60 ゲート電極
70 フィールド絶縁膜
80 層間膜
90 ドレイン電極
100 ソース電極
110 p型ドレイン緩和層
120 pウェル領域
130 第一のp型埋め込み層
140 第二のp型埋め込み層
20 n+型ソース領域
30 n型ドレインドリフト領域
40 n+型ドレイン領域
50 ゲート絶縁膜
60 ゲート電極
70 フィールド絶縁膜
80 層間膜
90 ドレイン電極
100 ソース電極
110 p型ドレイン緩和層
120 pウェル領域
130 第一のp型埋め込み層
140 第二のp型埋め込み層
Claims (7)
- 第1導電型半導体基板に、第2導電型のソース領域およびドレイン領域と、前記ドレイン領域に接続して前記ソース領域との間に間隔をおいて形成された第2導電型ドレインドリフト領域と、前記第2導電型ドレインドリフト領域と第2導電型ソース領域との間に少なくとも形成された第1導電型ベース領域とを備え、前記ソース領域およびドレイン領域にそれぞれ接続するソース電極およびドレイン電極と、第1導電型ベース領域にゲート絶縁膜を介して接続するゲート電極とを有した半導体装置において、
前記第2導電型ドレインドリフト領域内の端部を含む所定の領域に、前記第1導電型ベース領域と接続する第1導電型電界緩和層が形成された半導体装置。 - ゲート絶縁膜は、少なくとも第1導電型電界緩和層の端部から第2導電型ソース領域の端部までを覆っている請求項1記載の半導体装置。
- 第1導電型電界緩和層は、第1導電型ベース領域の不純物濃度よりも低い不純物濃度を有している請求項1記載の半導体装置。
- 第1導電型電界緩和層は、第2導電型ドレイン領域と第2導電型ソース領域とを結ぶ方向と交わる方向に沿って間隔をおいて形成されている請求項1記載の半導体装置。
- 第2導電型ドレインドリフト領域内に、第2導電型ソース領域と同電位の第1導電型領域が形成されている請求項1記載の半導体装置。
- 第1導電型半導体基板に第2導電型ドレインドリフト領域を形成する工程と、
前記第2導電型ドレインドリフト領域の外部に第1導電型ベース領域を形成するとともに、前記第2導電型ドレインドリフト領域内の端部から第1導電型ベース領域に至る第1導電型電界緩和層を形成する工程と、
少なくとも前記第1導電型電界緩和層の端部から第1導電型ベース領域の端部までを覆うゲート絶縁膜を形成する工程と、
前記第1導電型ベース領域に接続する第2導電型ソース領域を形成するとともに、前記第2導電型ドレインドリフト領域に接続する第2導電型ドレイン領域を形成する工程と
を少なくとも備えている半導体装置の製造方法。 - 第2導電型ドレインドリフト領域の所定部分上にフィールド絶縁膜を形成し、このフィールド絶縁膜をマスクパターンとして利用して、第1導電型ベース領域と同時に第1導電型電界緩和層を形成する請求項6記載の半導体装置の製造方法。
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Application Number | Title | Priority Date | Filing Date |
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JP2005303781A Pending JP2007115791A (ja) | 2005-10-19 | 2005-10-19 | 半導体装置およびその製造方法 |
Country Status (1)
Country | Link |
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JP (1) | JP2007115791A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010239064A (ja) * | 2009-03-31 | 2010-10-21 | Furukawa Electric Co Ltd:The | 電界効果トランジスタ |
JP2016092032A (ja) * | 2014-10-29 | 2016-05-23 | サンケン電気株式会社 | 半導体装置 |
JP2019176061A (ja) * | 2018-03-29 | 2019-10-10 | ラピスセミコンダクタ株式会社 | 半導体装置 |
-
2005
- 2005-10-19 JP JP2005303781A patent/JP2007115791A/ja active Pending
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
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JP2010239064A (ja) * | 2009-03-31 | 2010-10-21 | Furukawa Electric Co Ltd:The | 電界効果トランジスタ |
JP2016092032A (ja) * | 2014-10-29 | 2016-05-23 | サンケン電気株式会社 | 半導体装置 |
JP2019176061A (ja) * | 2018-03-29 | 2019-10-10 | ラピスセミコンダクタ株式会社 | 半導体装置 |
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