KR20110078621A - 반도체 소자 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 기술에 있어서, 특히 반도체 소자 및 그 제조 방법에 관한 것으로, STI의 하단에 다수의 P형 접합영역을 형성하면서 STI의 상단에 전류 흐름 경로를 추가하기 위한 N형 에피층을 형성함으로써, 전류 흐름 경로를 다중 경로로 구현하면서 RESURF(Reduced SURface Field) 구조를 적용한 발명이며, 그로써 LDMOS 트랜지스터의 브레이크다운 전압과 온저항 특성을 동시에 개선해 주는 발명이다.
반도체 소자, LDMOS(lateral diffused MOS), 브레이크다운 전압, 온저항

Description

반도체 소자 및 그 제조 방법 {semiconductor device, and fabricating method thereof}
본 발명은 반도체 기술에 관한 것으로서, 특히 반도체 소자 및 그 제조 방법에 관한 것이다.
일반적으로 전력용 반도체 소자로는 반도체의 이론적 항복전압에 가까운 고전압에서의 동작이 가능한 소자가 바람직하다.
이에 따라, 고전압을 사용하는 외부 시스템이 집적 회로에 의해 제어되는 경우, 집적 회로는 내부에 고전압 제어를 위한 소자가 필요하게 되고, 이러한 소자는 높은 브레이크 다운 전압(Breakdown Voltage)을 갖는 구조를 필요로 한다.
즉, 고전압이 집적 인가되는 트랜지스터의 드레인 또는 소오스에 있어서는 드레인 및 소오스와 반도체 기판 사이의 펀치스루(punch through) 전압과 드레인 및 소오스와 웰(well) 또는 기판 사이의 브레이크 다운 전압이 고전압보다 커야 한다.
고전압 반도체 소자중 고전압용 MOS인 LDMOS(lateral diffused MOS)는 채널영역과 드레인 전극이 드리프트 영역(Drift Region)을 두고 분리되어 게이트 전극 에 의하여 제어되는 고전압에 적합한 구조를 갖는다.
도 1은 종래의 LDMOS 트랜지스터의 구조의 일 예를 나타내는 단면도로써, 일반적인 STI(Shallow Trench Isolation) 구조의 N-채널 LDMOS 트랜지스터의 단면도이다.
도 1에 도시된 바와 같이, 0.25um 이하 공정에서 20V급 이상의 LDMOS 트랜지스터는 게이트 패턴(8)의 에지(gate edge)에 집중되는 전계(electric field)를 완화하여 드레인(D)-소스(S) 브레이크다운 전압을 향상하기 위해 드리프트 영역에 STI(3)를 형성한다.
STI(3)는 브레이크다운 전압 향상 측면에서는 효과적인 반면, 전류 흐름 경로(9)가 STI(3) 하단으로 우회하게 되므로, STI(3) 미적용 LDMOS 대비 드레인(D)-소스(S) 간의 온저항(Ron) 측면에서는 불리한 구조이다.
온저항과 관련하여 주된 요인은 드리프트 영역의 농도와 드리프트 길이이다.
그러나 온저항을 개선하기 위해 드리프트 농도를 증가시킬 경우 상대적으로 브레이크다운 전압은 감소된다. 즉, 브레이크다운 전압과 온저항은 상충관계(trade-off)를 보인다.
따라서, 브레이크다운 전압 수준을 유지하면서 온저항만을 개선하기에는 제약이 존재한다.
한편, 종래의 LDMOS 트랜지스터에서 발생될 수 있는 제약을 요약하면 아래와 같다.
- 0.25um 이하 공정의 LDMOS 트랜지스터에서 사용되는 STI(3)에 의해 전류 흐름 경로(9)가 STI(3) 하단으로 우회하게 되어 온저항의 증가를 초래한다.
- 높은 동작 전압을 사용하는 LDMOS 트랜지스터에서는 브레이크다운 전압을 맞추기 위해 STI(3)의 폭을 증가시켜야 하는데, 그럴 경우에는 트랜지스터 하프 피치(Half Pitch)의 증가와 드리프트 영역인 N형 웰(NWELL)의 농도 감소와 온저항의 증가를 초래한다.
본 발명의 목적은 상기한 점들을 감안하여 안출한 것으로써, 특히 새로운 소자 구조를 통해 전류 흐름 경로를 다중 경로로 구현하고 RESURF(Reduced SURface Field) 구조를 적용하여 LDMOS 트랜지스터의 브레이크다운 전압과 온저항 특성을 동시에 개선해 주는 반도체 소자 및 그 제조 방법을 제공하는 데 있다.
상기한 목적을 달성하기 위한 본 발명에 따른 반도체 소자 제조 방법의 특징은, 제1도전형 웰을 포함하는 반도체 기판에 활성영역을 한정하는 소자격리막과, 상기 소자격리막의 하부에 다수 제2도전형 접합영역들을 형성하는 단계; 상기 소자격리막을 포함하는 반도체 기판 전면에 대해, 상기 반도체 기판의 표면부에 제1도전형 불순물 이온을 주입하여 얇은 제1도전형 에피층을 형성하는 단계; 표면부에 상기 얇은 제1도전형 에피층, 상기 제1도전형 에피층 하부의 상기 제1도전형 웰 내에 상기 소자격리막, 그리고 상기 소자격리막의 하부에 상기 다수 제2도전형 접합영역들을 포함하는 반도체 기판 내에 소스 영역과 드레인을 영역을 형성하는 단계; 그리고 상기 반도체 기판 상에 게이트 패턴을 형성하는 단계로 이루어지는 것이다.
상기한 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 특징은, 제1도전형 웰을 포함하는 반도체 기판; 활성영역을 한정하기 위해 상기 반도체 기판 내에 구비되는 소자격리막; 상기 소자격리막의 일측에 인접하게 구비되는 드레인 영역; 상기 소자격리막의 타측에 일정 거리를 두고 이격되게 구비되며, 소스 영역과 상기 소스 영역에 구조적으로 연결되는 소스 콘택영역을 포함하는 제2도전형 바디 영역; 상기 소자격리막 하부에 구비되는 다수 제2도전형 접합영역들; 상기 제2도전형 바디영역부터 상기 소자격리막을 거쳐 상기 드레인 영역까지의 상기 반도체 기판 표면부에 구비되는 제1도전형 에피층; 그리고 상기 소스 영역 및 소스 콘택영역을 포함하는 상기 제2도전형 바디 영역에 일부가 중첩되면서 상기 소자격리막과 일부가 중첩되게 상기 반도체 기판 상에 구비되는 게이트 패턴으로 구성되는 것이다.
본 발명에서는 STI의 하단에 다수의 P형 접합영역을 형성하면서 STI의 상단에 전류 흐름 경로를 추가하기 위한 N형 에피층을 형성함으로써, 전류 흐름 경로를 다중 경로로 구현하면서 RESURF(Reduced SURface Field) 구조를 적용한다. 그로써, LDMOS 트랜지스터의 브레이크다운 전압과 온저항 특성을 동시에 개선해 준다.
본 발명의 다른 목적, 특징 및 이점들은 첨부한 도면을 참조한 실시 예들의 상세한 설명을 통해 명백해질 것이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예의 구성과 그 작용을 설명 하며, 도면에 도시되고 또 이것에 의해서 설명되는 본 발명의 구성과 작용은 적어도 하나의 실시 예로서 설명되는 것이며, 이것에 의해서 상기한 본 발명의 기술적 사상과 그 핵심 구성 및 작용이 제한되지는 않는다.
이하, 첨부한 도면을 참조하여 본 발명에 따른 반도체 소자 및 그 제조 방법의 바람직한 실시 예를 자세히 설명한다.
도 2는 본 발명에 따른 LDMOS 트랜지스터의 구조의 일 예를 나타내는 단면도로써, 0.25um 이하 공정에서 20V급 이상의 LDMOS 트랜지스터의 단면도이다.
특히, 도 2의 LDMOS 트랜지스터는 반도체 기판(10) 내에 형성되는 하부영역 중 N형 웰(NWELL)(22)의 하부에 형성되는 영역(20)이 N형 에피층(N-EPI)이냐 N형 매몰층(N-buried layer: NBL)이냐에 따라 저전압 부분과 고전압 부분으로 달라질 수 있다. 즉, 도 2의 LDMOS 트랜지스터에서 웰(NWELL)(22)의 하부에 N형 에피층(N-EPI)이 형성되는 경우는 저전압 측에 해당하는 단면도이고, 도 2의 LDMOS 트랜지스터에서 웰(NWELL)(22)의 하부에 N형 매몰층(NBL)이 형성되는 경우는 고전압 측에 해당하는 도면이다. 따라서, 도 2 및 3a-3c에 도시된 LDMOS 트랜지스터는 일부 층의 형성 구조에 따라 저전압 측과 고전압 측에 모두 적용될 수 있다.
상기와 같이 내부에 하부 영역(20)로써 N형 에피층(N-EPI) 또는 N형 매몰층(NBL)이 형성되는 반도체 기판(10)을 기반으로 하는 LDMOS 트랜지스터에 대해 상세한다.
도 2를 참조하면, 반도체 기판(10) 내에는 N형 웰(NWELL)(22)이 구비된다.
그리고, N형 웰(22)을 포함하는 반도체 기판(10)에서 그 N형 웰(22) 내에 활 성영역을 한정하는 소자격리막(30)이 구비된다. 여기서, 소자격리막(30)은 STI인 것이 바람직하다.
그리고, 소자격리막(30) 하부의 N형 웰(22) 내에는 다수 P형 접합영역들(100)이 구비된다.
그리고, 상기 소자격리막(30) 및 다수 P형 접합영역들(100)을 포함하는 반도체 기판(10)의 표면부에 일정 두께로 N형 에피층(A)을 구비한다. 여기서, N형 에피층(A)은 N형 웰(22)과 함께 전류 흐름 경로(90)를 형성한다.
그리고, 반도체 기판(10) 상부에 게이트 패턴(80)이 구비되며, 그 게이트 패턴(80)은 소자격리막(30)과 상기 N형 에피층(A)을 사이에 두고 일부가 중첩된다.
반도체 기판(10) 내 N형 웰(22)의 상측에는 P형 바디(Body) 영역(40)이 구비되며, 그 P형 바디 영역(40)은 내부에 소스 영역(N+)(70)과 그 소스 영역(70)에 구조적으로 연결되는 소스 콘택영역(P+)(60)을 포함한다.
소스 영역(N+)(70) 및 소스 콘택영역(P+)(60)을 포함하는 P형 바디 영역(40)과 소자격리막(30)은 게이트 패턴(80) 양측의 반도체 기판(10) 내에 구비된다.
그리고, P형 바디 영역(40)과 거리를 두고 이격된 N형 웰(22) 내의 드레인 영역(N+)(50)이 구비된다. 그 드레인 영역(50)과 P형 바디 영역(40) 사이에는 소자격리막(30)과 N형 에피층(A)이 구비된다.
소자격리막(30)을 기준으로 보면, 소자격리막(30)의 일측에 인접하게 드레인 영역(N+)(50)이 구비되며, 소자격리막(30)의 타측에 일정 거리를 두고 이격되게 소스 영역(N+)(70) 및 소스 콘택영역(P+)(60)을 포함하는 P형 바디 영역(40)이 구비 되고, 소자격리막(30)의 하부에 다수 P형 접합영역들(100)이 구비된다. 그리고, P형 바디 영역(40)부터 소자격리막(30)을 거쳐 드레인 영역(50)까지 반도체 기판(10) 표면부에 N형 에피층(A)이 구비되며, 소스 영역(N+)(70) 및 소스 콘택영역(P+)(60)을 포함하는 P형 바디 영역(40)에 일부가 중첩되면서 상기 소자격리막(30)과 일부가 중첩되게 반도체 기판(10) 상에 게이트 패턴(80)이 구비된다.
그에 따라, 소자격리막(30)의 하부 둘레로만 전류 흐름 경로가 형성되던 기존과 달리, 소자격리막(30)의 형성 후에 반도체 기판(10) 표면부에 구비되는 얇은 N형 에피층(A)을 통한 전류 흐름 경로가 더 추가되어 전체적으로 다중 전류 흐름 경로(90)를 형성한다. 그에 따라 소자격리막(30)을 구비함에 따라 발생하던 온저항 손실을 크게 감소한다.
또한, 소자격리막(30)의 하부에 다수의 P형 접합영역(100)이 구비되어 표면 전계(Surface Electric Field)를 효과적으로 감소시킨다. 즉, 다수의 P형 접합영역(100)으로 인해 브레이크다운 전압의 마진이 증가되어 N형 웰(22)을 통하는 드리프트 길이가 기존 구조에 비하여 감소되며, 또한 드리프트 영역에 해당하는 N형 웰(22)의 농도가 증가되므로 온저항을 향상시킬 수 있다.
다음은 상기한 도 2의 소자 구조를 제조하는 절차에 대해 설명한다.
도 3a 내지 3c는 본 발명에 따른 LDMOS 트랜지스터의 제조 절차를 나타낸 공정단면도들이다.
도 3a를 참조하면, 내부에 하부 영역(20)로써 N형 에피층(N-EPI) 또는 N형 매몰층(NBL)을 포함하는 반도체 기판(10) 내에 N형 웰(NWELL)(22)을 형성한다.
이어, 그 N형 웰(22)에 활성영역을 한정하는 소자격리막(30)과 그 소자격리막(30)의 하부에 다수 P형 접합영역들(100)을 형성한다.
소자격리막(30)과 다수 P형 접합영역들(100)을 형성하는 일 예를 설명하면, 먼저 N형 웰(22)을 포함하는 반도체 기판에 마스크를 이용하는 패터닝으로 STI를 위한 트렌치를 형성한다. 이어, 그 트렌치의 하부면을 통해 P형 불순물 이온을 주입하여 다수 P형 접합영역들(100)을 형성한다. 이어, 트렌치를 실리콘산화막(SiO2)와 같은 절연물질로 매립하여 소자격리막(30)으로써 STI를 형성한다.
이어, 도 3b에 도시된 바와 같이, 소자격리막(30)을 포함하는 기판 전면에 대해, 그 반도체 기판(10)의 표면부에 N형 불순물 이온을 주입하여 얇은 N형 에피층(A)을 형성한다. 그에 따라 반도체 기판(10)의 전체 표면부에는 N형 에피층(A)이 형성되어 N형 웰(22)과 함께 전류 흐름 경로를 형성한다.
이와 같이, 전체 표면부에 얇은 N형 에피층(A), 그 N형 에피층(A) 하부의 N형 웰(22) 내에 소자격리막(30), 그리고 그 소자격리막(30)의 하부에 다수 P형 접합영역들(100)을 포함하는 반도체 기판(10)에 소자 구동에 필요한 게이트 패턴(80)과 소스/드레인 영역들(70,50) 등의 일반적인 구성 요소들을 잘 알려진 일반적인 공정을 통해 형성한다.
먼저, 전체 표면부에 N형 에피층(A)을 포함하는 반도체 기판(10)에서, 소자격리막(30)과 일정 거리 이격된 반도체 기판(10)의 상부에 P형 불순물 이온을 주입하여 P형 바디 영역(40)을 형성한다.
이어, 도 3c에 도시된 바와 같이, P형 바디 영역(40) 내에 N+형 불순물 이온과 P+형 불순물 이온을 각각 주입하여 소스 영역(N+)(70)과 그 소스 영역(70)에 구조적으로 연결되는 소스 콘택영역(P+)(60)을 형성하고, 또한 소자격리막(30) 및 얇은 N형 에피층(A)을 사이에 두고 P형 바디 영역(40)로부터 소자격리막(30)을 거쳐 일정 거리만큼 이격된 N형 웰(22) 내에 N+형 불순물 이온을 주입하여 드레인 영역(50)을 형성한다. 즉, 소자격리막(30)의 일측에 일정 거리를 두고 이격되게 소스 영역(N+)(70) 및 소스 콘택영역(P+)(60)을 포함하는 P형 바디 영역(40)을 형성하고, 그 소스 영역(70)을 형성할 때, 소자격리막(30)의 타측에 인접하게 드레인 영역(N+)(50)을 형성한다. 여기서 소스 영역(70)과 드레인 영역(50)은 동일한 마스크 패턴을 사용하여 동시에 형성되는 것이 바람직하다.
이어, 소스 영역(N+)(70) 및 소스 콘택영역(P+)(60)을 포함하는 P형 바디 영역(40)에 일부가 중첩되면서 상기 소자격리막(30)과 일부가 중첩되어, 반도체 기판(10) 상에 게이트 패턴(80)을 형성한다.
한편, 도 3c에서 P형 바디 영역(40)부터 게이트 패턴(80)까지 형성하는 과정은 일반적으로 알려진 기존 공정을 적용할 수도 있다.
지금까지 본 발명의 바람직한 실시 예에 대해 설명하였으나, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 본질적인 특성을 벗어나지 않는 범위 내에서 변형된 형태로 구현할 수 있을 것이다.
그러므로 여기서 설명한 본 발명의 실시 예는 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 하고, 본 발명의 범위는 상술한 설명이 아니라 특허청구 범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함되는 것으로 해석되어야 한다.
도 1은 종래의 LDMOS 트랜지스터의 구조의 일 예를 나타내는 단면도이다.
도 2는 본 발명에 따른 LDMOS 트랜지스터의 구조의 일 예를 나타내는 단면도이다.
도 3a 내지 3c는 본 발명에 따른 LDMOS 트랜지스터의 제조 절차를 나타낸 공정단면도들이다.

Claims (5)

  1. 제1도전형 웰을 포함하는 반도체 기판에 활성영역을 한정하는 소자격리막과, 상기 소자격리막의 하부에 다수 제2도전형 접합영역들을 형성하는 단계;
    상기 소자격리막을 포함하는 반도체 기판 전면에 대해, 상기 반도체 기판의 표면부에 제1도전형 불순물 이온을 주입하여 얇은 제1도전형 에피층을 형성하는 단계;
    표면부에 상기 얇은 제1도전형 에피층, 상기 제1도전형 에피층 하부의 상기 제1도전형 웰 내에 상기 소자격리막, 그리고 상기 소자격리막의 하부에 상기 다수 제2도전형 접합영역들을 포함하는 반도체 기판 내에 소스 영역과 드레인을 영역을 형성하는 단계; 그리고
    상기 반도체 기판 상에 게이트 패턴을 형성하는 단계로 이루어지는 것을 특징으로 하는 반도체 소자 제조 방법.
  2. 제 1 항에 있어서, 상기 소자격리막과 상기 다수 제2도전형 접합영역들을 형성하는 단계는,
    상기 반도체 기판에 트렌치를 형성하는 단계와,
    상기 트렌치의 하부면을 통해 제2도전형 불순물 이온을 주입하여 상기 다수 제2도전형 접합영역들을 형성하는 단계와,
    상기 트렌치를 절연물질로 매립하여 상기 다수 제2도전형 접합영역들 상부에 상기 소자격리막을 형성하는 단계로 이루어지는 것을 특징으로 하는 반도체 소자 제조 방법.
  3. 제1도전형 웰을 포함하는 반도체 기판;
    활성영역을 한정하기 위해 상기 반도체 기판 내에 구비되는 소자격리막;
    상기 소자격리막의 일측에 인접하게 구비되는 드레인 영역;
    상기 소자격리막의 타측에 일정 거리를 두고 이격되게 구비되며, 소스 영역과 상기 소스 영역에 구조적으로 연결되는 소스 콘택영역을 포함하는 제2도전형 바디 영역;
    상기 소자격리막 하부에 구비되는 다수 제2도전형 접합영역들;
    상기 제2도전형 바디영역부터 상기 소자격리막을 거쳐 상기 드레인 영역까지의 상기 반도체 기판 표면부에 구비되는 제1도전형 에피층; 그리고
    상기 소스 영역 및 소스 콘택영역을 포함하는 상기 제2도전형 바디 영역에 일부가 중첩되면서 상기 소자격리막과 일부가 중첩되게 상기 반도체 기판 상에 구비되는 게이트 패턴으로 구성되는 것을 특징으로 하는 반도체 소자.
  4. 제 1 또는 3 항에 있어서,
    상기 제1도전형은 N형이고, 상기 제2도전형은 P형인 것을 특징으로 하는 반도체 소자 및 그 제조 방법.
  5. 제 1 또는 3항에 있어서,
    상기 반도체 소자는 LDMOS(lateral diffused MOS)인 것을 특징으로 하는 반도체 소자 및 그 제조 방법.
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