TWI590457B - 半導體裝置及其製造方法 - Google Patents

半導體裝置及其製造方法 Download PDF

Info

Publication number
TWI590457B
TWI590457B TW102117445A TW102117445A TWI590457B TW I590457 B TWI590457 B TW I590457B TW 102117445 A TW102117445 A TW 102117445A TW 102117445 A TW102117445 A TW 102117445A TW I590457 B TWI590457 B TW I590457B
Authority
TW
Taiwan
Prior art keywords
insulating layer
gate insulating
well region
type well
forming
Prior art date
Application number
TW102117445A
Other languages
English (en)
Other versions
TW201407781A (zh
Inventor
林敏奎
李楨煥
鄭貳善
Original Assignee
美格納半導體有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 美格納半導體有限公司 filed Critical 美格納半導體有限公司
Publication of TW201407781A publication Critical patent/TW201407781A/zh
Application granted granted Critical
Publication of TWI590457B publication Critical patent/TWI590457B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
    • H01L29/42368—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity the thickness being non-uniform
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H01L29/0653—Dielectric regions, e.g. SiO2 regions, air gaps adjoining the input or output region of a field-effect device, e.g. the source or drain region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/107—Substrate region of field-effect devices
    • H01L29/1075—Substrate region of field-effect devices of field-effect transistors
    • H01L29/1079—Substrate region of field-effect devices of field-effect transistors with insulated gate
    • H01L29/1083—Substrate region of field-effect devices of field-effect transistors with insulated gate with an inactive supplementary region, e.g. for preventing punch-through, improving capacity effect or leakage current
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66659—Lateral single gate silicon transistors with asymmetry in the channel direction, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66681—Lateral DMOS transistors, i.e. LDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
    • H01L29/7817—Lateral DMOS transistors, i.e. LDMOS transistors structurally associated with at least one other device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H01L29/7835—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with asymmetrical source and drain regions, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Description

半導體裝置及其製造方法 相關申請案之交叉參考
本申請案依據35 U.S.C.§119(a)主張於2012年8月6日在韓國智慧財產局提出申請之第10-2012-0085905號韓國專利申請案之權益，該韓國專利申請案之全部揭示內容以引用方式併入本文中以用於所有目的。
以下說明係關於一半導體裝置及其製造方法，且舉例而言，係關於一高電壓裝置或基於一低電壓裝置之一製造程序而實施以用於高效能邏輯之一橫向雙擴散金屬氧化物半導體場效電晶體(LDMOS)及其製造方法。
在顯示器驅動器積體電路(IC)、諸如快閃記憶體之非揮發性記憶體裝置或具有嵌入於其中之一揚聲器控制邏輯之音訊編解碼器裝置之製造程序期間，將一低電壓電晶體及一高電壓電晶體共同地同時實施於同一基板上。各別半導體裝置所需之高電壓位準可係至少10V至幾十伏電壓。另一方面，邏輯裝置所需之電壓位準被減小以使晶片之大小最小化及獲得高效能。因此，高電壓電晶體組件所需之高電壓與低電壓組件所需之低電壓之間的差持續增加。因此，且難以在同一基板上形成兩種不同類型之電晶體時製造積體電路。
已發展用於基於一邏輯程序而形成一高電壓裝置或一LDMOS之技術。此等技術允許在不具有額外程序之情況下之高電壓裝置之實施方案。以此方式形成之高電壓NMOS裝置可包含一單個閘極氧化物層、一閘極電極及一源極/汲極接面。使用僅邏輯程序中所使用之程序來製造高電壓NMOS裝置。然而，此等裝置之高電壓組件之效能不係最佳的。
舉例而言，當將一厚閘極氧化物層如在邏輯程序中一樣作為一閘極氧化物層用於此等裝置中時，獲得一高崩潰電壓(BVDss)特性，但降低電流驅動能力且增加導通電阻。此外，當使用一薄閘極氧化物層時，改良電流驅動能力，但降低高崩潰電壓值。
在一項一般態樣中，提供一半導體裝置，該半導體裝置包含：一P型井區及一N型井區，其形成於一基板中；一閘極絕緣層，其具有一非均勻厚度且形成於該P型井區及該N型井區上；一閘極電極，其形成於該閘極絕緣層上；一P型井拾取區，其形成於該P型井區中；及一場減弱氧化物層，其形成於該N型井區中介於該閘極電極與汲極區之間。
該P型井區上之該閘極絕緣層可具有兩種或兩種以上不同厚度之區域。
該N型井區上之該閘極絕緣層可具有一均勻厚度。
該N型井區上之該閘極絕緣層可具有兩種或兩種以上不同厚度之區域。
該P型井區上之該閘極絕緣層可具有一均勻厚度。
該N型井區上之該閘極絕緣層之一部分可具有一第一厚度，及該P型井區上之該閘極絕緣層之一部分可具有小於該第一厚度之一第二厚度。
介於具有該第一厚度之該閘極絕緣層之該部分與具有該第二厚度之該閘極絕緣層之該部分之間的一界面可安置於該P型井上。
介於具有該第一厚度之該閘極絕緣層之該部分與具有該第二厚度之該閘極絕緣層之該部分之間的一界面可安置於該N型井上。
該半導體之該一般態樣可進一步包含：一源極區，其形成於該P型井區中；及一汲極區，其形成於該N型井區中。
該半導體之該一般態樣可進一步包含介於該P型井區與該N型井區之間的一界面處之一PN接面區。
介於具有該第一厚度之該閘極絕緣層之該部分與具有該第二厚度之該閘極絕緣層之該部分之間的一界面可安置於該PN接面上。
該半導體之該一般態樣可進一步包含該P型井區中之一低濃度N型摻雜區。
該場減弱氧化物層可重疊形成於該閘極電極之側壁上之間隔物及該閘極電極中之一者。
該閘極絕緣層可包含：一第一閘極絕緣層，其形成於該P型井區之一部分及該N型井區上；及一第二閘極絕緣層，其形成於該P型井區之另一部分上且具有比該第一閘極絕緣層小之一厚度。
該P型井區及該N型井區可包含一逆行井。
該閘極絕緣層可包含一個氧氮化矽層。
該半導體裝置可包含一橫向雙擴散金屬氧化物半導體場效電晶體(LDMOS)。
在另一一般態樣中，提供製造一半導體裝置之一方法，該方法涉及：在該半導體裝置之一第一區中形成一橫向雙擴散金屬氧化物半導體場效電晶體(LDMOS)裝置；及在該半導體裝置之一第二區中形成一互補MOS(CMOS)裝置，其中該形成該LDMOS裝置包含：形成一場減弱氧化物層、一N型井區及一P型井區；在該N型井區及該P 型井區上形成具有不同厚度之一閘極絕緣層；在該閘極絕緣層上形成一LDMOS閘極電極；在該P型井區中形成一源極區；及在該N型井區中形成一汲極區。
該形成該CMOS裝置可包含：形成一CMOS井區；在該CMOS井區上形成一閘極絕緣層；在該閘極絕緣層上形成一CMOS閘極電極；在該CMOS井區中形成一CMOS源極區；及在該CMOS井區中形成一CMOS汲極。
該LDMOS裝置之該P型井區或該N型井區可具有與該CMOS井區之深度相同之深度。
可將該P型井區上之該閘極絕緣層形成為具有該等不同厚度。
可將該N型井區上之該閘極絕緣層形成為具有一均勻厚度。
該形成該閘極絕緣層可包含：在該P型井區之一部分及該N型井區上形成一第一閘極絕緣層；及在該P型井區之另一部分上形成一第二閘極絕緣層且該第二閘極絕緣層具有比該第一閘極絕緣層小之一厚度。
該方法之該一般態樣可進一步涉及：在介於該源極區與一裝置隔離層之間在該P型井區中形成一P型井拾取區。
該場減弱氧化物層可與形成於該閘極電極之側壁上之間隔物及該閘極電極中之一者重疊。
該形成具有不同厚度之該閘極絕緣層可包含：在半導體基板上沈積具有一第一厚度之一第一閘極絕緣層；在該第一閘極絕緣層上沈積一光阻劑層；移除該閘極絕緣層之一部分以曝露該半導體基板之一表面之一部分；及形成具有比該半導體基板之該所曝露表面上之該第一厚度小之一厚度之一第二閘極絕緣層。
該形成該第二閘極絕緣層可包含：透過一熱氧化方法或一化學汽相沈積(CVD)方法來形成該第二閘極絕緣層。
在該形成該第二閘極絕緣層之後，該第一閘極絕緣層可具有比最初沈積於該半導體基板上之該第一閘極絕緣層之一厚度大之一厚度。
可透過該熱氧化方法來形成該薄第二閘極絕緣層，且該形成該第二閘極絕緣層可包含：移除該第一閘極絕緣層上之該光阻劑層；及同時形成形成於該第一閘極絕緣層上之一個氧化矽層。
可透過該CVD方法來形成該薄第二閘極絕緣層，且該形成該第二閘極絕緣層可包含：移除該第一閘極絕緣層上之該光阻劑層；及同時形成形成於該第一閘極絕緣層上之該第二閘極絕緣層。
在另一一般態樣中，提供製造一半導體裝置之一方法，該方法涉及：在一基板中形成一N型井區及一P型井區；在該N型井區及該P型井區上形成具有一非均勻厚度之一閘極絕緣層，及在該閘極絕緣層上方形成一閘極電極；在該N型井區及該P型井區中形成裝置隔離層；在該N型井區及該P型井區中形成第二摻雜區，其中該等第二摻雜區包含一橫向雙擴散金屬氧化物半導體場效電晶體(LDMOS)裝置之一井區及一互補MOS(CMOS)裝置之一井區。
依據以下詳細說明、圖式及申請專利範圍，其他特徵及態樣可顯而易見。
200‧‧‧半導體基板/P型半導體基板/N型半導體基板/所曝露半導體基板
210_1‧‧‧裝置隔離層
210_2‧‧‧裝置隔離層/第二裝置隔離層
210_3‧‧‧裝置隔離層/第三裝置隔離層/場減弱氧化物/場減弱氧化物層
210_4‧‧‧裝置隔離層/第四裝置隔離層
220_1‧‧‧P型井區/P型井/所曝露P型井
220_2‧‧‧N型井區/N型井/N型漂移井
230‧‧‧閘極絕緣層/厚閘極氧化物層/閘極氧化物層
231‧‧‧第一閘極絕緣層/所曝露第一閘極絕緣層/厚第一閘極絕緣層/閘極絕緣層/第一閘極氧化物層
231a‧‧‧第一閘極絕緣層/第一絕緣層
232‧‧‧第二閘極氧化物層/第二閘極絕緣層/薄第二閘極絕緣層/薄閘極絕緣層/薄第二絕緣層
232a‧‧‧第二閘極絕緣層/薄第二閘極絕緣層/第二絕緣層
235‧‧‧光阻劑層
240‧‧‧閘極電極
250‧‧‧第一摻雜區
260‧‧‧閘極間隔物
270d‧‧‧第二摻雜區
270s‧‧‧第二摻雜區/N+型第二摻雜區
280‧‧‧接觸接面單元/P+型接觸接面單元/P+型接觸單元
290_1‧‧‧電極/子電極
290_2‧‧‧電極/源極電極
290_3‧‧‧電極/汲極電極
A‧‧‧距離
B‧‧‧通道長度
C‧‧‧長度
N-‧‧‧低濃度N型
N+‧‧‧N型高濃度/高濃度N型
P+‧‧‧P型高濃度/高濃度P型
圖1係圖解說明一半導體裝置之一實例之一剖面圖。
圖2係展示圖1之半導體裝置之電流特性之一曲線圖。
圖3係展示圖1之半導體裝置之導通電阻特性之一曲線圖。
圖4係展示圖1之半導體裝置之一崩潰電壓特性之一曲線圖。
圖5至圖8係圖解說明製造圖1之半導體裝置之一方法之一實例之一半導體裝置之剖面圖。
貫穿該等圖式及詳細說明，除非另有闡述，否則相同圖式元件 符號將被理解為指代相同元件、特徵及結構。為清晰、圖解及方便起見，可擴大此等元件之相對大小及繪示。
提供以下詳細說明以輔助讀者獲得對本文中所闡述之方法、設備及/或系統之一全面理解。因此，將向熟習此項技術者建議本文中所闡述之系統、設備及/或方法之各種改變、修改及等效物。此外，為增加之清晰及簡明起見，可省略對眾所周知之功能及構造之說明。
本文中所使用之術語僅出於闡述實例之目的而選擇且不應以一限制方式解釋。如本文中所使用，單數形式「一(a)」、「一(an)」及「該(the)」亦意欲包含複數形式，除非上下文另外明確指示。將進一步理解，術語「包括(comprises)」及/或「包括(comprising)」指定所述特徵、整數、步驟、操作、元件及/或組件之存在，但不排除一或多個其他特徵、整數、步驟、操作、元件、組件及/或其群組之存在或添加。
將理解，當將一元件或層稱為「在」另一元件或層「上」、「連接至」或「耦合至」另一元件或層時，其可直接在另一元件或層上、直接連接或耦合至另一元件或層，或者可存在介入元件或層。相比而言，當將一元件稱為「直接在」另一元件或層「上」、「直接連接至」或「直接耦接至」另一元件或層時，不存在介入元件或層。通篇中，相似編號指代相似元件。如本文中所使用，術語「及/或」包含相關聯所列出物項中之一或多者之任何及所有組合。
為便於說明，本文中可使用空間相對性術語(諸如「下方」、「下部」、「上方」、「上部」及諸如此類)以闡述一個元件或特徵與另一(些)元件或特徵之關係，如圖中所圖解說明。將理解，該等空間相對性術語意欲囊括除圖中所繪示之定向之外的裝置在使用或操作中之不同定向。舉例而言，若將圖中之裝置翻轉，則闡述為位於其他 元件或特徵「下方」或「下面」之元件將定向於其他元件或特徵「上方」。因此，術語「下方」可囊括一上方定向及一下方定向兩者。該裝置可經另外定向且據此解釋本文中所使用之空間相對性描述符。
此外，可參考示意性剖面圖或平面圖來闡述實例，該等示意性剖面圖或平面圖係理想化實例之示意圖。因此，欲預期(舉例而言)作為製作技術及/或容限之一結果之圖解之形狀之變化。舉例而言，以一直角圖解說明之一經蝕刻區可呈圓形形狀或呈具有一預定曲率之形狀。因此，下文所闡述實例不應解釋為限於本文中所圖解說明之區之特定形狀，而是欲包含因(例如)一製作程序而產生之形狀之偏差。因此，圖式中所圖解說明之區本質上係示意性的且並非意欲限制申請專利範圍之範疇。
在說明書之通篇中，相似元件符號標示相似元件。因此，儘管在對應圖式中未闡述相同或類似元件符號，但可參考其他圖式闡述相同或類似元件符號。此外，儘管未指示元件符號，但可參考其他圖式闡述元件符號。
圖1係圖解說明一半導體裝置之一實例之一剖面圖。
舉例而言，圖1中所圖解說明之半導體裝置可係使用製造一亞微米CMOS裝置中所使用之一程序所製造之一LDMOS裝置之一結構。圖1圖解說明在CMOS裝置及LDMOS裝置同時形成於一單個半導體基板上時製造半導體裝置之一程序。
半導體裝置之一實例可包含以下各項之全部或一部分：一半導體基板200；複數個裝置隔離層210_1、210_2、210_3、210_4；一P型井區220_1及一N型井區220_2；一閘極絕緣層230；一閘極電極240；一第一摻雜區250；閘極間隔物260；第二摻雜區270s、270d；一接觸接面單元280；及複數個電極290_1、290_2、290_3，如圖1中所圖解說明。
本文中，表達「包含其全部或一部分」意指可構造半導體裝置，而省略(舉例而言)以下各項中之一或多者：裝置隔離層210_1、210_2、210_3、210_4；閘極間隔物260或接觸接面單元280，且進一步省略與接觸接面單元280接觸之子電極290-1及諸如此類。出於說明性目的，下文闡述包含全部所提及元件之一半導體裝置之一實例。
在所圖解說明實例中，半導體基板200包含(舉例而言)一矽基板。舉例而言，該矽基板可係一晶圓、一石英基板或一玻璃基板。將半導體基板200劃分成用於形成一P型井層之一第一區及用於形成一N型井層之一第二區。該第一區可稱為一P型井區或一P型井220_1。用於形成一N型井層之該第二區可稱為一N型井區或一N型井220_2。
複數個裝置隔離層210_1、210_2、210_3、210_4沿P型井220_1及N型井220_2之上部邊緣形成於P型井220_1中之第二摻雜區270s與接觸接面單元280之間，及N型井220_2與第二摻雜區270d接觸之一部分中。第二裝置隔離層210_2透過實質上在形成P型井220_1及N型井220_2之前的一淺溝渠隔離(STI)程序而形成於半導體基板200中之第二摻雜區270s與接觸接面單元280之間。亦即，可執行在半導體基板200之一表面中形成一溝渠且在該溝渠中形成一絕緣材料之一程序以形成複數個裝置隔離層210_1、210_2、210_3、210_4。在複數個裝置隔離層210_1、210_2、210_3、210_4當中，第三裝置隔離層210_3由一種氧化物材料形成並減弱一閘極電極與一汲極電極之間的一電場。因此，第三裝置隔離層210_3可稱為一場減弱氧化物層。
此時，將半導體基板200之第一區中之P型井220_1及其第二區中之N型井220_2形成為具有距半導體基板200之表面之恆定深 度。舉例而言，可透過一高電壓NMOS裝置之一邏輯程序中所使用之一P型逆行井程序來形成P型井220_1。N型井220_2可使用該邏輯程序中所使用之一N型逆行井程序而形成於高電壓NMOS裝置之一汲極端子中。逆行井表示其中使用離子植入能量及劑量來調整一離子植入深度及一濃度分佈之一井。另一方面，一習用井係其中透過使用一高溫退火程序之一擴散程序來調整一離子植入深度及一濃度分佈之一井。
將逆行井形成為減小關斷狀態洩漏電流。因此，逆行井形成於高電壓半導體裝置之源極區與汲極區之間的一通道中。舉例而言，在一NMOS裝置中，使用一離子植入程序來植入硼(B)離子。類似地，在一PMOS裝置中，植入磷(P)離子。該等離子經植入彼此具有不同能量以使得深地、較不深地或淺地實施該等離子，且所植入離子之一量可根據能量位準而不同。在源極/汲極退火程序期間可擴散用於NMOS裝置之硼(B)離子及用於NMOS裝置之磷(P)離子以使得用於NMOS裝置之硼(B)離子及用於NMOS裝置之磷(P)離子具有至距半導體基板之在閘極下方之表面一特定深度之一相對均勻濃度。在此實例中，關斷狀態洩漏電流指代當關斷一電晶體時源極區與汲極區之間發生之一洩漏電流。因此，藉助使用逆行井而減小源極與汲極區之間的關斷狀態洩漏電流。此外，一通道區中之電阻可係恆定的，此乃因井區之濃度對一恆定深度係均勻的。當在離子植入之後透過一驅入退火程序來形成一高電壓(HD)井區時，離子濃度隨距半導體基板之表面之深度增加而減小。當使用逆行井時，離子濃度對距半導體基板之表面之一特定深度係均勻的。在一項實例中，濃度自半導體基板之表面至約0.9μm至1.0μm之一深度可係均勻的。
如圖1中所圖解說明，一PN接面區形成於介於半導體基板200之P型井220_1與N型井220_2之間的一界面處。由於彼此具有不 同傳導性之摻雜劑在介於井之間的界面處重組，因此PN接面區中之摻雜劑之淨濃度可低於各別井中之濃度。
閘極絕緣層230形成於半導體基板200上介於P型井220_1與N型井220_2之間的界面中。此時，閘極絕緣層具有一非均勻厚度。換言之，當整體考量整個閘極絕緣層時，存在兩種或兩種以上不同厚度之區。舉例而言，將閘極絕緣層形成為包含：一第一閘極絕緣層231a，其在P型井220_1之一部分及N型井220_2上具有一相對厚厚度；及一第二閘極絕緣層232a，其在P型井220_1之另一部分上具有一相對薄厚度。儘管實例圖解說明將構成閘極絕緣層230之薄第二閘極絕緣層232a形成為遠離介於P型井220_1與N型井220_2之間的界面，但半導體裝置不限於其。在其他實例中，薄第二閘極絕緣層232a可形成於整個P型井220_1上。另一選擇為，可形成閘極絕緣層230以使得根據半導體裝置之特性各個地控制其厚度。由於根據高電壓特性來控制閘極絕緣層230之厚度，因此亦可控制薄第二閘極絕緣層232a之厚度。
下文將闡述形成一閘極絕緣層230之一方法之一實例。舉例而言，一厚閘極氧化物層可沈積於半導體基板200上。可透過用於一雙氧化物層程序之一光微影程序來形成一光阻劑(PR)層以使得半導體裝置之汲極端子側中之厚閘極氧化物層之一部分由光阻劑層覆蓋且移除其一源極端子側中之厚閘極氧化物層230之一部分上之光阻劑層。移除透過光微影程序而曝露之源極側中之閘極氧化物層。由於移除氧化物層之該方法，因此可使用一濕式蝕刻程序及一乾式蝕刻程序中之任一者。然後，再次，一薄閘極氧化物層沈積於半導體基板200之所曝露P型井220_1上以形成包含第一絕緣層231a及第二絕緣層232a之閘極絕緣層230。在上文所闡述程序之後，閘極絕緣層230具有一非均勻厚度。
在圖1中，標籤A表示自用於一汲極之一井至係STI裝置隔離層之第三裝置隔離層210_3之一距離。標籤B表示一通道長度。標籤C表示厚閘極絕緣層與P型井220_1之間的一重疊區之一長度。
在上文所闡述程序中，可根據一設計者所期望之半導體裝置之特性來控制用於一雙氧化物層之光阻劑層與P型井220_1之間的重疊區之長度C。舉例而言，假定當C>0時確保穩定高電壓特性，則當C=0時確保高電流特性係有利的。當薄第二閘極絕緣層232a穿過P型井形成至N型井上時，確保高高電流特性，但由於閘極與N型井之間的一電場之增加，因此難以確保高崩潰電壓。因此，可形成薄第二閘極絕緣層232a以使得第二絕緣層232a可不通過介於P型井與N型井之間的界面。
此外，可不形成閘極絕緣層230以使得第一閘極絕緣層231a與第二閘極絕緣層232a被分離。舉例而言，可藉由沈積厚閘極氧化物層及部分地移除透過一光微影程序及一蝕刻程序而外部曝露之源極端子中之厚閘極氧化物層之一部分來形成閘極氧化物層230。因此，閘極絕緣層不限於其且在其他實例中，可應用具有一非均勻厚度之閘極絕緣層之任何結構。舉例而言，閘極絕緣層可藉由形成一凸印結構而具有一非均勻厚度。
一熱氧化物層主要用作用於閘極絕緣層230之一材料。在熱氧化物層當中，一原生氧化矽(SiO2)層可用於減小一信雜(S/N)比。此係因為原生氧化矽(SiO2)層與一個氧氮化矽(SiON)層相比具有一較佳S/N比。此外，氧氮化矽(SiON)層可用於改良閘極絕緣層230之可靠性。氧氮化矽(SiON)層可藉由在一周圍NO氣體中在一高溫下退火一熱氧化物層而形成。當使用一SiON閘極絕緣層時，防止自閘極電極至半導體基板中之硼之穿透；因此，與使用一原生熱氧化物層之一裝置相比可改良裝置之可靠性。SiON閘極絕緣層與經形成具有一原生 熱氧化物層之一閘極絕緣層相比亦展現優良閘極氧化物完整性(GOI)及負偏壓溫度不穩定性(NBTI)。藉由一NO氣體退火程序，氮主要分佈於介於一矽基板與閘極氧化物(SiO2)層之間的一界面處。
參考圖1，閘極電極240可形成於閘極絕緣層230上。舉例而言，一多晶矽層沈積於閘極絕緣層230上且閘極電極240透過一光微影程序及一蝕刻程序而形成。
第一摻雜區250形成於閘極絕緣層230下方之P型井220_1中，且閘極間隔物260中之一者可經形成與閘極絕緣層230接觸。第一摻雜區250係一低濃度N型(N-)摻雜區。第一摻雜區250藉由執行用於一N型低濃度摻雜區之一N型接面程序而形成且稱為邏輯裝置之N-輕度經摻雜汲極(N-LDD)。N-LDD區不形成於汲極端子中，但僅形成於源極端子中。因此，可減小閘極電極與源極端子之間的一電場。在汲極端子中省略N-LDD區，此乃因STI裝置隔離層先前已形成於汲極端子中。
閘極間隔物260形成於閘極電極240之側壁上。閘極間隔物260可具有一種氧化物層及一個氮化物層之一堆疊結構。
第二摻雜區270s、270d分別形成於P型井220_1及N型井中。第二摻雜區270s、270d透過N型高濃度摻雜及擴散而形成。P型井220_1中之第二摻雜區270s形成於第二裝置隔離層210_2與第一摻雜區250之間。N型井220_2中之第二摻雜區270d形成於第三裝置隔離層210_3與第四裝置隔離層210_4之間。
第二裝置隔離層210_2安置於接觸接面單元280與第二摻雜區270s之間且係偏壓分離所需的。此係因為分別將不同電壓施加至具有一N型高濃度(N+)之第二摻雜區270s及具有P型高濃度(P+)之接觸接面單元280。當N+型第二摻雜區270s與P+型接觸接面單元280接觸時，無法將不同電壓施加至N+型第二摻雜區270s及P+型接觸單元 280；因此，將相同電壓施加至其。另一方面，當藉由將相同電壓施加至N+型第二摻雜區270s及P+型接觸單元280而使用半導體裝置時，可移除第二裝置隔離層210_2，且可將N+型第二摻雜區270s及P+型接觸單元280形成為彼此接觸。
充當場減弱氧化物層之第三裝置隔離層210_3致使閘極與汲極之間的一電場減小。當移除第三裝置隔離層210_3且第二摻雜區270d安置於閘極電極之側壁中時，減小閘極與N+型第二摻雜區270s之間的一距離。當分別將高電壓施加至N+型第二摻雜區270s及P+型接觸單元時，形成一高電場，且毗鄰於N+型第二摻雜區270s之閘極氧化物層可破裂。當閘極氧化物層破裂時，一顯著洩漏電流可在閘極與N型井之間流動，且裝置可發生故障。可透過一矽局部氧化(LOCOS)程序或一STI程序來製造第三裝置隔離層210_3。然而，在此實例中，透過STI程序來形成第三裝置隔離層210_3。STI方法可易於控制用於裝置隔離層之一種氧化物層之深度及形成具有比藉由LOCOS程序而形成之一種氧化物層大之一深度之氧化物層。STI氧化物層可具有比LOCOS氧化物層高之一崩潰電壓。舉例而言，STI氧化物層之深度可介於約2000Å至約4000Å之一範圍內。場減弱氧化物210_3重疊閘極間隔物及閘極電極。
接觸接面單元280沿P型井220_1之一邊緣形成於裝置隔離層210_1與210_2之間。接觸接面單元280透過一高濃度P型(P+)摻雜程序而形成。形成接觸接面單元280以與P型半導體基板200形成一觸點。此外，接觸接面單元280用於致使P型井接地，或致使將一反向偏壓施加至P型井。因此，接觸接面單元280稱為一井拾取區。
在形成一層間介電層之後，複數個電極290_1、290_2、290_3形成於第二摻雜區270s、270d及接觸接面單元280上。舉例而言，複數個電極290_1、290_2、290_3包含形成於接觸接面單元280上之 一子電極290_1、形成於P型井220_1中之第二摻雜區270s上之一源極電極290_2及形成於N型井220_2中之第二摻雜區270d上之一汲極電極290_3。複數個電極290_1、290_2、290_3可透過相同程序使用相同材料而形成。
依據上文所闡述組態，同時確保不同時獲得之高電壓特性及高電流特性，且使用高電壓特性之高電壓裝置之一大小變得較小以使得進一步減小製造成本。
由於可根據在相同設計中僅使用一雙閘極氧化物層程序圖案之設計之一目的來執行對一高電壓電路或對一低電壓電路之一修改，因此使用上文所闡述程序之一高電壓電路之應用範圍係廣泛的，從而減小用於設計一特定裝置之成本及減小製造所需之時間。舉例而言，具有不同所期望電特性之高電壓電路區塊可經設計成一單個佈局，且可藉由修改僅用於雙氧化物層光微影程序之佈局而使用該單個佈局以產生一特定裝置。因此，高電壓電路之應用範圍變得較寬。
圖2係展示圖1中所圖解說明之半導體裝置之電流特性之一曲線圖。圖3係展示圖1中所圖解說明之半導體裝置之導通電阻特性之一曲線圖。圖4係展示圖1中所圖解說明之半導體裝置之崩潰電壓特性之一曲線圖。
參考圖2至圖4，當相關技術中之半導體裝置包含一厚閘極絕緣層時，確保高崩潰電壓(BVDss)特性，但由於電流驅動能力之一降低，因此導通電阻值增加。另一方面，在包含一薄閘極絕緣層之半導體裝置中，雖然可獲得一優越電流驅動能力，但崩潰電壓特性可劣化。
然而，在所圖解說明實例中，自圖1可見，當將具有C=0(零)μm之一結構之半導體裝置之閘極絕緣層形成為具有一非均勻厚度時，可同時獲得優越電流驅動能力及高崩潰電壓特性兩者。
在上文所闡述之實例中，當充當半導體裝置之汲極端子之N型漂移井220_2上之閘極氧化物層變得較厚時，增加半導體裝置之崩潰電壓。另一方面，當充當實質通道之P型井220_1上之閘極氧化物層變薄時，改良電流驅動能力特性。此意指可藉由透過控制閘極氧化物層之厚度而調整導通電阻值來控制崩潰電壓及電流驅動能力。
因此，透過邏輯程序中所使用之一雙氧化物層形成程序來形成高電壓裝置以使得高電壓裝置之汲極端子具有厚氧化物層且其源極端子之一部分具有薄氧化物層以使得確保高電壓特性及高電流特性兩者。
圖5至圖8係圖解說明製造圖1之半導體裝置之一程序之一實例之視圖。亦即，圖5至圖8圖解說明當一CMOS裝置及一LDMOS裝置同時形成於同一半導體基板之一表面上時製造一半導體裝置之一方法之一實例。由於同時執行大部分程序步驟且相對於CMOS裝置及LDMOS裝置使用相同程序條件，因此，減小總程序步驟之數目及總製造成本。
為簡潔起見，圖5至圖8圖解說明僅形成一LDMOS裝置之一程序。儘管未圖解說明形成一CMOS裝置之一程序，但當執行圖5至圖8中所圖解說明之製造LDMOS裝置之程序時，實質上同時執行製造CMOS裝置之程序。
參考圖5，為在一P型或N型半導體基板200上形成LDMOS裝置，形成複數個裝置隔離層210_1、210_2、210_3、210_4且形成一P型井220_1及一N型井220_2。在此實例中，在相同程序條件下，以與形成用於CMOS裝置之一P型井及一N型井之程序步驟相同之程序步驟來執行形成P型井220_1及N型井220_2。因此，不使用在高於1000℃之一高溫下通常透過用於LDMOS裝置之一驅入退火程序而形成之一高電壓井。而是，在此實例中使用CMOS裝置程序中 所使用之逆行P型井及N型井。因此，當同時形成LDMOS裝置及CMOS裝置時，LDMOS裝置之P型井實質上具有與CMOS裝置之P型井之深度相同之深度。類似地，LDMOS裝置之N型井實質上具有與CMOS裝置之N型井之深度相同之深度。如上文所闡述，LDMOS裝置之P型井及N型井包含逆行井。
在此實例中，可藉由在半導體基板200中形成溝渠及在溝渠中埋入一絕緣材料來形成複數個裝置隔離層210_1、210_2、210_3、210_4。該絕緣材料可沈積於半導體基板200上，其中透過一光微影程序及一蝕刻程序來形成及圖案化溝渠以形成埋入溝渠中之複數個裝置隔離層210_1、210_2、210_3、210_4。可藉由將P型離子植入至半導體基板200中來形成P型井220_1，且可藉由將N型離子植入至半導體基板200中來形成N型井220_2。
隨後，一第一閘極絕緣層231，舉例而言，在第一閘極絕緣層231上沈積一厚氧化物層及沈積一光阻劑(PR)層235。執行用於一雙閘極氧化物層程序之一光微影程序以使得光阻劑層235覆蓋LDMOS裝置之汲極端子側及透過一曝露及顯影程序而移除源極端子側中之光阻劑層235之一部分。接下來，透過一濕式蝕刻程序或一乾式蝕刻程序來移除由源極端子側中之厚氧化物層形成之所曝露第一閘極絕緣層231。因此，厚第一閘極絕緣層231僅保留於N型井220_2及P型井220_1之一部分上。在此程序中，可藉由執行根據裝置特性之程序來控制光阻劑層235與P型井220_1之間的重疊區之長度C。當C>0時，有利地確保高電壓特性且反之亦然，有利地確保高電流特性。
隨後，一第二閘極氧化物層232，舉例而言，一薄氧化物層形成於一所曝露半導體基板200上P型井220_1上。第二閘極絕緣層232可經形成比第一閘極絕緣層231薄以確保LDMOS裝置之高崩潰電壓特性。第二閘極絕緣層232可透過一熱氧化方法或一化學汽相沈積 (CVD)方法而形成。因此，閘極絕緣層231可大於其最初所沈積之一厚度。此係因為當透過熱氧化方法來形成薄第二閘極絕緣層232時，由氧化矽層形成之第二閘極絕緣層232亦形成於其上形成第一閘極絕緣層231之基板表面上。此外，當透過CVD方法來形成薄第二閘極絕緣層232時，第二閘極絕緣層232亦形成於第一閘極絕緣層231上。
隨後，移除保留於第一閘極絕緣層231上之光阻劑層235。最後，形成第一及第二絕緣層以使得第一閘極氧化物層231之厚度不同於第二閘極氧化物層232之厚度。
類似地，當形成LDMOS裝置中之雙氧化物層時，可在相同條件下透過相同方法來形成CMOS裝置之一雙氧化物層。因此，雙氧化物層亦形成於CMOS裝置中，且LDMOS裝置中之P型井及N型井上之雙閘極氧化物層之部分與CMOS裝置中之P型井及N型井上之雙閘極氧化物層之部分實質上相同。在此實例中，在一CMOS裝置中，雙氧化物層形成於CMOS井區上。另外，在CMOS裝置之NMOS中使用一P型井，且在P型井中形成根據裝置之操作電壓而具有不同厚度之閘極絕緣層。舉例而言，當NMOS裝置分別具有1.5V及5.5V之操作電壓時，將閘極絕緣層形成為在CMOSP井中具有不同厚度。此時，將閘極絕緣層形成為彼此分離。此係因為將不同操作電壓施加至包含具有不同厚度之閘極絕緣層之NMOS裝置。
如上文所闡述，薄閘極絕緣層及厚閘極絕緣層兩者皆形成於P型井220_1上以確保高電壓特性。另一選擇為，薄第二閘極絕緣層232可自P型井220_1上形成至N型井220_2上以確保高電流特性。因此，薄閘極絕緣層232及厚第一閘極絕緣層231兩者一起形成於N型井220_2上。此係因為(儘管圖6中未圖解說明)具有不同厚度之閘極絕緣層透過上文所闡述方法而形成於N型井上。換言之，厚第一 閘極絕緣層231及一光阻劑層順序地形成於P型井220_1及N型井220_2上，且透過一曝露及顯影程序來移除形成於除N型井之一部分之外的N型井之另一部分及P型井上之第一閘極絕緣層231之一部分。亦即，移除自P型井220_1上形成至N型井220_2之部分上之厚第一閘極絕緣層231。因此，第一閘極絕緣層231僅保留於N型井220_2之一部分上。移除光阻劑層且用於一低電壓之薄第二閘極絕緣層232形成於所曝露P型井及N型井之另一部分上。最後，可形成彼此具有不同厚度之第一閘極絕緣層231及第二閘極絕緣層232。因此，厚第一閘極絕緣層231及薄第二絕緣層232一起形成於N型井220_2上。儘管未單獨圖解說明，為確保高電壓特性及高電流電壓特性，將厚第一閘極絕緣層231及薄第二閘極絕緣層232形成為在介於P型井220_1與N型井220_2之間的一界面中或在一PN接面區中彼此接觸。亦即，此係呈圖7中C=0之情形。第一閘極絕緣層231形成於N型井220_2上且第二閘極絕緣層232形成於P型井220_1上。介於第一閘極絕緣層231與第二閘極絕緣層232之間的界面可對應於介於P型井與N型井之間的界面。介於P型井與N型井之間的界面係其中P型摻雜劑及N型摻雜劑相觸及之一點。因此，介於P型井與N型井之間的界面係其中形成PN接面之一區。在該區中可形成介於第一閘極絕緣層231與第二閘極絕緣層232之間的界面。
參考圖7，舉例而言，閘極多晶矽沈積於其上形成閘極絕緣層230之半導體基板200上。然後，透過一光微影程序來圖案化閘極多晶矽以形成一閘極電極240。在此實例中，閘極電極240係一LDMOS裝置之一閘極電極，且閘極電極240具有與場減弱氧化物層(舉例而言，裝置隔離層210_3)重疊之一結構。隨後，形成一第一摻雜區250。如上文所闡述，第一摻雜區250形成於其中欲形成LDMOS裝置之一源極區之半導體基板之僅一部分中。第一摻雜區 250可包含一低濃度N型摻雜區(N-LDD)。
接下來，形成閘極間隔物260、第二摻雜區270s、270d及一接觸接面單元280。閘極間隔物260係一LDMOS閘極間隔物且具有一種氧化物層/一種氮化物層或一種氧化物層/一種氮化物層/一種氧化物層之一結構。閘極間隔物260中之一者與場減弱氧化物層210_3接觸。
第二摻雜區270s、270d及接觸接面單元280形成於閘極電極240之兩側處。第二摻雜區270s、270d包含一高濃度N型(N+)摻雜區。接觸接面單元280包含一高濃度P型(P+)摻雜區。此時，形成接觸接面單元280以與P型半導體基板200形成一觸點。
甚至在CMOS裝置中，在相同程序條件下，透過與如圖7中所圖解說明之用於形成LDMOS裝置之程序相同之程序來同時形成一CMOS閘極、CMOS閘極間隔物、一CMOS低濃度N型摻雜區(N-LDD)、一CMOS高濃度源極區及一CMOS高濃度汲極區。用於LDMOS裝置之程序與用於CMOS裝置之程序之間的一差異在於CMOS裝置中未形成經形成為重疊CMOS閘極電極及CMOS間隔物之一場減弱氧化物層。此不同於LDMOS裝置。
如圖8中所圖解說明，複數個電極290_1、290_2、290_3形成於第二摻雜區270s、270d及接觸接面單元280上。舉例而言，子電極290_1可形成於接觸接面單元280上；一源極電極290_2可形成於P型井220_1中之第二摻雜區270s上；及汲極電極290_3可形成於N型井220_2中之第二摻雜區270d上。此時，子電極290_1用於改良電特性，諸如一電場之一減弱或一電容值之減小。
可透過相同程序使用相同金屬材料來同時形成複數個電極290_1、290_2、290_3。另一選擇為，可以各種方法來形成複數個電極290_1、290_2、290_3。舉例而言，可同時形成源極電極290_2及 汲極電極290_3，及透過一單獨程序與源極電極290_2及汲極電極290_3分開地形成子電極290_1。然而，形成複數個電極290_1、290_2、290_3之方法不限於上文所闡述實例。第一及第二實例已圖解說明將閘極絕緣層形成為在P型井220_1中具有不同厚度。然而，閘極絕緣層厚度不限於上文所闡述之實例。舉例而言，閘極絕緣層在P型井220_1及N型井220_2中之任一者中可具有不同厚度。在替代方案中，閘極絕緣層在介於P型井與N型井之間的界面之基礎上可具有不同厚度。
出於說明性目的而提供前述實例。儘管已詳細闡述僅幾個實例，但熟習此項技術者將易於瞭解，在材料上不背離新穎教示及優點之情況下，可對該等實例做出諸多修改。因此，所有此等修改皆意欲包含於如申請專利範圍中所定義之本說明之範疇內。
上文已闡述若干實例。然而，將理解，可做出各種修改。舉例而言，若以一不同次序執行所闡述技術及/或若一所闡述系統、架構、裝置或電路中之組件以一不同方式組合及/或由其他組件或其等效物替換或補充，則可達成適合結果。因此，其他實施方案亦在以下申請專利範圍之範疇內。
200‧‧‧半導體基板/P型半導體基板/N型半導體基板/所曝露半導體基板
210_1‧‧‧裝置隔離層
210_2‧‧‧裝置隔離層/第二裝置隔離層
210_3‧‧‧裝置隔離層/第三裝置隔離層/場減弱氧化物/場減弱氧化物層
210_4‧‧‧裝置隔離層/第四裝置隔離層
220_1‧‧‧P型井區/P型井/所曝露P型井
220_2‧‧‧N型井區/N型井/N型漂移井
230‧‧‧閘極絕緣層/厚閘極氧化物層/閘極氧化物層
231a‧‧‧第一閘極絕緣層/第一絕緣層
232a‧‧‧第二閘極絕緣層/薄第二閘極絕緣層/第二絕緣層
240‧‧‧閘極電極
250‧‧‧第一摻雜區
260‧‧‧閘極間隔物
270d‧‧‧第二摻雜區
270s‧‧‧第二摻雜區/N+型第二摻雜區
280‧‧‧接觸接面單元/P+型接觸接面單元/P+型接觸單元
290_1‧‧‧電極/子電極
290_2‧‧‧電極/源極電極
290_3‧‧‧電極/汲極電極
A‧‧‧距離
B‧‧‧通道長度
C‧‧‧長度
N-‧‧‧低濃度N型
N+‧‧‧N型高濃度/高濃度N型
P+‧‧‧P型高濃度/高濃度P型

Claims (31)

  1. 一種半導體裝置，其包括：一P型井區及一N型井區，其形成於一基板中；一閘極絕緣層，其包括形成於該P型井區及該N型井區上之一薄閘極絕緣層及一厚閘極絕緣層；一閘極電極，其形成於該閘極絕緣層上；一P型井拾取(pick-up)區，其形成於該P型井區中；及一溝渠場減弱(field relief)氧化物層，其形成於該閘極電極下方，使得該薄閘極絕緣層、該厚閘極絕緣層與該溝渠場減弱氧化物層形成於該閘極電極下方。
  2. 如請求項1之半導體裝置，其中該P型井區上之該閘極絕緣層具有兩種或兩種以上不同厚度之區域。
  3. 如請求項2之半導體裝置，其中該N型井區上之該閘極絕緣層具有一均勻厚度。
  4. 如請求項1之半導體裝置，其中該N型井區上之該閘極絕緣層具有兩種或兩種以上不同厚度之區域。
  5. 如請求項4之半導體裝置，其中該P型井區上之該閘極絕緣層具有一均勻厚度。
  6. 如請求項1之半導體裝置，其中該N型井區上之該閘極絕緣層之一部分具有一第一厚度且該P型井區上之該閘極絕緣層之一部分具有小於該第一厚度之一第二厚度。
  7. 如請求項6之半導體裝置，其中介於具有該第一厚度之該閘極絕緣層之該部分與具有該第二厚度之該閘極絕緣層之該部分之間的一界面安置於該P型井上。
  8. 如請求項6之半導體裝置，其中介於具有該第一厚度之該閘極 絕緣層之該部分與具有該第二厚度之該閘極絕緣層之該部分之間的一界面安置於該N型井上。
  9. 如請求項1之半導體裝置，其進一步包括：一源極區，其形成於該P型井區中；及一汲極區，其形成於該N型井區中。
  10. 如請求項6之半導體裝置，其進一步包括在介於該P型井區與該N型井區之間的一界面處之一PN接面區。
  11. 如請求項10之半導體裝置，其中介於具有該第一厚度之該閘極絕緣層之該部分與具有該第二厚度之該閘極絕緣層之該部分之間的一界面安置於該PN接面上。
  12. 如請求項1之半導體裝置，其進一步包括該P型井區中之一低濃度N型摻雜區。
  13. 如請求項1之半導體裝置，其中該溝渠場減弱氧化物層重疊形成於該閘極電極之側壁上之間隔物及該閘極電極中之一者。
  14. 如請求項1之半導體裝置，其中該閘極絕緣層包含：一第一閘極絕緣層，其形成於該P型井區之一部分及該N型井區上；及一第二閘極絕緣層，其形成於該P型井區之另一部分上且具有比該第一閘極絕緣層小之一厚度。
  15. 如請求項1之半導體裝置，其中該P型井區及該N型井區包含一逆行井。
  16. 如請求項1之半導體裝置，其中該閘極絕緣層包含一個氧氮化矽層。
  17. 如請求項1之半導體裝置，其中該半導體裝置包含一橫向雙擴散金屬氧化物半導體場效電晶體(LDMOS)。
  18. 一種製造一半導體裝置之方法，其包括： 在該半導體裝置之一第一區中形成一橫向雙擴散金屬氧化物半導體場效電晶體(LDMOS)裝置；及在該半導體裝置之一第二區中形成一互補MOS(CMOS)裝置，其中該形成該LDMOS裝置包含：形成一溝渠場減弱氧化物層、一N型井區及一P型井區；在該N型井區及該P型井區上形成一閘極絕緣層，該閘極絕緣層包括一薄閘極絕緣層及一厚閘極絕緣層；在該薄閘極絕緣層、該厚閘極絕緣層與該溝渠場減弱氧化物層上形成一LDMOS閘極電極；在該P型井區中形成一源極區；及在該N型井區中形成一汲極區。
  19. 如請求項18之方法，其中該形成該CMOS裝置包含：形成一CMOS井區；在該CMOS井區上形成一閘極絕緣層；在該閘極絕緣層上形成一CMOS閘極電極；在該CMOS井區中形成一CMOS源極區；及在該CMOS井區中形成一CMOS汲極。
  20. 如請求項19之方法，其中該LDMOS裝置之該P型井區或該N型井區具有與該CMOS井區之深度相同之深度。
  21. 如請求項18之方法，其中將該P型井區上之該閘極絕緣層形成為具有該等不同厚度。
  22. 如請求項18之方法，其中將該N型井區上之該閘極絕緣層形成為具有一均勻厚度。
  23. 如請求項18之方法，其中該形成該閘極絕緣層包含：在該P型井區之一部分及該N型井區上形成一第一閘極絕緣 層；及在該P型井區之另一部分上形成一第二閘極絕緣層且該第二閘極絕緣層具有比該第一閘極絕緣層小之一厚度。
  24. 如請求項18之方法，其進一步包括：在介於該源極區與一裝置隔離層之間在該P型井區中形成一p型井拾取區。
  25. 如請求項18之方法，其中該溝渠場減弱氧化物層與形成於該閘極電極之側壁上之間隔物及該閘極電極中之一者重疊。
  26. 如請求項18之方法，其中該形成具有不同厚度之該閘極絕緣層包含：在半導體基板上沈積具有一第一厚度之一第一閘極絕緣層；在該第一閘極絕緣層上沈積一光阻劑層；移除該閘極絕緣層之一部分以曝露該半導體基板之一表面之一部分；及在該半導體基板之該所曝露表面上形成具有比該第一厚度小之一厚度之一第二閘極絕緣層。
  27. 如請求項26之方法，其中該形成該第二閘極絕緣層包含：透過一熱氧化方法或一化學汽相沈積(CVD)方法來形成該第二閘極絕緣層。
  28. 如請求項27之方法，其中在該形成該第二閘極絕緣層之後，該第一閘極絕緣層具有比最初沈積於該半導體基板上之該第一閘極絕緣層之一厚度大之一厚度。
  29. 如請求項27之方法，其中透過該熱氧化方法來形成該薄第二閘極絕緣層，且該形成該第二閘極絕緣層包含：移除該第一閘極絕緣層上之該光阻劑層；及同時形成形成於該第一閘極絕緣層上之一個氧化矽層。
  30. 如請求項27之方法，其中透過該CVD方法來形成該薄第二閘 極絕緣層，且該形成該第二閘極絕緣層包含：移除該第一閘極絕緣層上之該光阻劑層；及同時形成形成於該第一閘極絕緣層上之該第二閘極絕緣層。
  31. 一種製造一半導體裝置之方法，其包括：在一基板中形成一N型井區，該N型井區與一P型井區接觸；在該N型井區中形成一溝渠場減弱氧化物層；在該P型井區上形成一閘極絕緣層，該閘極絕緣層包括一薄閘極絕緣層及一厚閘極絕緣層；及形成與該薄閘極絕緣層、該厚閘極絕緣層與該溝渠場減弱氧化物層重疊(overlapping)之一閘極電極。
TW102117445A 2012-08-06 2013-05-16 半導體裝置及其製造方法 TWI590457B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020120085905A KR101883010B1 (ko) 2012-08-06 2012-08-06 반도체 소자 및 그 소자의 제조 방법

Publications (2)

Publication Number Publication Date
TW201407781A TW201407781A (zh) 2014-02-16
TWI590457B true TWI590457B (zh) 2017-07-01

Family

ID=50024633

Family Applications (1)

Application Number Title Priority Date Filing Date
TW102117445A TWI590457B (zh) 2012-08-06 2013-05-16 半導體裝置及其製造方法

Country Status (4)

Country Link
US (2) US9281395B2 (zh)
KR (1) KR101883010B1 (zh)
CN (2) CN103579342A (zh)
TW (1) TWI590457B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI730300B (zh) * 2018-05-25 2021-06-11 大陸商矽力杰半導體技術（杭州）有限公司 橫向擴散金屬氧化物半導體裝置的製造方法及半導體裝置

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9917168B2 (en) 2013-06-27 2018-03-13 Taiwan Semiconductor Manufacturing Company, Ltd. Metal oxide semiconductor field effect transistor having variable thickness gate dielectric
US20150048875A1 (en) * 2013-08-19 2015-02-19 Ememory Technology Inc. High voltage power control system
US20150145034A1 (en) * 2013-11-24 2015-05-28 United Microelectronics Corporation Ldmos structure and manufacturing method thereof
US9508396B2 (en) * 2014-04-02 2016-11-29 Ememory Technology Inc. Array structure of single-ploy nonvolatile memory
KR20160012459A (ko) * 2014-07-24 2016-02-03 주식회사 동부하이텍 반도체 소자 및 그 제조 방법
US9337266B2 (en) 2014-09-30 2016-05-10 Micron Technology, Inc. Methods and apparatuses including an active area of a tap intersected by a boundary of a well
KR102272382B1 (ko) 2014-11-21 2021-07-05 삼성전자주식회사 반도체 소자
US10050115B2 (en) * 2014-12-30 2018-08-14 Globalfoundries Inc. Tapered gate oxide in LDMOS devices
TWI645534B (zh) 2015-03-06 2018-12-21 聯華電子股份有限公司 半導體靜電放電保護元件
US9553105B2 (en) * 2015-03-10 2017-01-24 Samsung Electronics Co., Ltd. Semiconductor devices including gate insulation layers on channel materials
KR102389294B1 (ko) * 2015-06-16 2022-04-20 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR102286014B1 (ko) * 2015-11-23 2021-08-06 에스케이하이닉스 시스템아이씨 주식회사 개선된 온저항 및 브레이크다운전압을 갖는 고전압 집적소자
US9911845B2 (en) 2015-12-10 2018-03-06 Taiwan Semiconductor Manufacturing Company, Ltd. High voltage LDMOS transistor and methods for manufacturing the same
US9831340B2 (en) * 2016-02-05 2017-11-28 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and associated fabricating method
KR101788459B1 (ko) 2016-07-11 2017-10-20 매그나칩 반도체 유한회사 디스플레이 드라이버 ic 구조물
CN107644815B (zh) * 2016-07-21 2021-04-23 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制造方法和电子装置
US10424647B2 (en) * 2017-10-19 2019-09-24 Texas Instruments Incorporated Transistors having gates with a lift-up region
US10636873B2 (en) * 2017-11-22 2020-04-28 Vanguard International Semiconductor Corporation Method of fabricating semiconductor device
US10679991B2 (en) 2018-10-12 2020-06-09 Micron Technology, Inc. Methods and apparatuses including a boundary of a well beneath an active area of a tap
KR102542415B1 (ko) 2019-04-16 2023-06-09 삼성전자주식회사 반도체 장치 및 그 제조 방법
CN110137248A (zh) * 2019-05-29 2019-08-16 电子科技大学 一种抗总剂量效应的ldmos器件
US11469238B2 (en) 2019-09-26 2022-10-11 Taiwan Semiconductor Manufacturing Co., Ltd. Non-interleaving N-well and P-well pickup region design for IC devices
CN112563268A (zh) * 2019-09-26 2021-03-26 台湾积体电路制造股份有限公司 半导体器件及其制造方法
CN111244178B (zh) * 2020-01-15 2020-10-16 合肥晶合集成电路有限公司 扩散型场效应晶体管的形成方法
CN111769160A (zh) * 2020-07-07 2020-10-13 上海晶丰明源半导体股份有限公司 半导体器件及其制造方法
CN112216745B (zh) * 2020-12-10 2021-03-09 北京芯可鉴科技有限公司 高压非对称结构ldmos器件及其制备方法

Family Cites Families (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100282984B1 (ko) * 1998-03-04 2001-04-02 황인길 산화질소막을이용한스플릿게이트구조의시모스트랜지스터및그제조방법
JP3239853B2 (ja) * 1998-08-25 2001-12-17 日本電気株式会社 半導体装置の製造方法
KR100281908B1 (ko) * 1998-11-20 2001-02-15 김덕중 반도체소자 및 그 제조방법
US6541819B2 (en) * 2001-05-24 2003-04-01 Agere Systems Inc. Semiconductor device having non-power enhanced and power enhanced metal oxide semiconductor devices and a method of manufacture therefor
EP1321985B1 (en) * 2001-12-20 2007-10-24 STMicroelectronics S.r.l. Method of integrating metal oxide semiconductor field effect transistors
JP4115769B2 (ja) * 2002-07-29 2008-07-09 富士通株式会社 半導体装置及びその製造方法
JPWO2004112139A1 (ja) * 2003-06-10 2006-09-28 富士通株式会社 半導体装置とその製造方法
KR100505068B1 (ko) * 2003-07-05 2005-07-29 삼성전자주식회사 반도체 소자의 다중 게이트 산화막 및 이를 포함하는게이트 전극 형성방법
JP4098208B2 (ja) * 2003-10-01 2008-06-11 東芝マイクロエレクトロニクス株式会社 半導体装置の製造方法
JP2006024605A (ja) * 2004-07-06 2006-01-26 Sanyo Electric Co Ltd 半導体集積回路装置の製造方法
DE102004049246A1 (de) * 2004-10-01 2006-04-06 Atmel Germany Gmbh Lateraler DMOS-Transistor und Verfahren zu seiner Herstellung
US7301185B2 (en) * 2004-11-29 2007-11-27 Taiwan Semiconductor Manufacturing Company, Ltd. High-voltage transistor device having an interlayer dielectric etch stop layer for preventing leakage and improving breakdown voltage
JP2007220755A (ja) * 2006-02-14 2007-08-30 Toshiba Corp 半導体装置及びその製造方法
TW200741892A (en) * 2006-03-02 2007-11-01 Volterra Semiconductor Corp A lateral double-diffused MOSFET (LDMOS) transistor and a method of fabricating
US7683427B2 (en) * 2007-09-18 2010-03-23 United Microelectronics Corp. Laterally diffused metal-oxide-semiconductor device and method of making the same
JP4700043B2 (ja) * 2007-11-07 2011-06-15 Ｏｋｉセミコンダクタ株式会社 半導体素子の製造方法
US7977715B2 (en) * 2008-03-17 2011-07-12 Fairchild Semiconductor Corporation LDMOS devices with improved architectures
US20100019327A1 (en) * 2008-07-22 2010-01-28 Eun Jong Shin Semiconductor Device and Method of Fabricating the Same
US8134204B2 (en) * 2008-08-06 2012-03-13 Texas Instruments Incorporated DEMOS transistors with STI and compensated well in drain
US8264038B2 (en) * 2008-08-07 2012-09-11 Texas Instruments Incorporated Buried floating layer structure for improved breakdown
US9330979B2 (en) * 2008-10-29 2016-05-03 Tower Semiconductor Ltd. LDMOS transistor having elevated field oxide bumps and method of making same
KR100990090B1 (ko) * 2008-10-30 2010-10-29 충북대학교 산학협력단 개선된 트랜스컨덕턴스를 갖는 고전력 반도체 소자
US8507988B2 (en) * 2009-10-02 2013-08-13 Taiwan Semiconductor Manufacturing Company, Ltd. High voltage devices, systems, and methods for forming the high voltage devices
KR101098447B1 (ko) * 2009-12-04 2011-12-26 매그나칩 반도체 유한회사 반도체 장치
CN102110694B (zh) * 2009-12-29 2013-03-27 中芯国际集成电路制造(上海)有限公司 Cmos图像传感器的制造方法及其器件结构
US8598000B2 (en) * 2010-03-30 2013-12-03 Volterra Semiconductor Corporation Two step poly etch LDMOS gate formation
US20110241113A1 (en) * 2010-03-31 2011-10-06 Zuniga Marco A Dual Gate LDMOS Device with Reduced Capacitance
KR101057746B1 (ko) * 2010-04-12 2011-08-19 매그나칩 반도체 유한회사 비휘발성 메모리 장치 및 그 제조방법
KR101245935B1 (ko) * 2010-07-09 2013-03-20 매그나칩 반도체 유한회사 반도체 소자 및 그 제조방법
US20120094457A1 (en) * 2010-10-14 2012-04-19 Ann Gabrys Sti-aligned ldmos drift implant to enhance manufacturability while optimizing rdson and safe operating area

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI730300B (zh) * 2018-05-25 2021-06-11 大陸商矽力杰半導體技術（杭州）有限公司 橫向擴散金屬氧化物半導體裝置的製造方法及半導體裝置

Also Published As

Publication number Publication date
US20160141415A1 (en) 2016-05-19
KR101883010B1 (ko) 2018-07-30
US9281395B2 (en) 2016-03-08
US9755067B2 (en) 2017-09-05
TW201407781A (zh) 2014-02-16
KR20140019913A (ko) 2014-02-18
US20140035033A1 (en) 2014-02-06
CN103579342A (zh) 2014-02-12
CN110350036A (zh) 2019-10-18

Similar Documents

Publication Publication Date Title
TWI590457B (zh) 半導體裝置及其製造方法
JP6713453B2 (ja) カスケードされたリサーフ注入及び二重バッファを備えるｌｄｍｏｓデバイスのための方法及び装置
EP2760048B1 (en) Manufacturing method of semiconductor device
US9418993B2 (en) Device and method for a LDMOS design for a FinFET integrated circuit
CN102623489B (zh) 半导体器件及制造半导体器件的方法
US8836017B2 (en) Semiconductor device and fabricating method thereof
US7408234B2 (en) Semiconductor device and method for manufacturing the same
US20080093641A1 (en) Method of manufacturing a multi-path lateral high-voltage field effect transistor
US11094817B2 (en) Drain extended NMOS transistor
US20100327374A1 (en) Low cost transistors using gate orientation and optimized implants
KR20110078621A (ko) 반도체 소자 및 그 제조 방법
JP2010177292A (ja) 半導体装置及び半導体装置の製造方法
US20180145156A1 (en) Finfet with improved gate dielectric
WO2017175544A1 (ja) 半導体装置およびその製造方法
TWI619200B (zh) 具有雙井區之金屬氧化物半導體元件及其製造方法
JP2007027175A (ja) 半導体装置及びその製造方法
CN117457747B (zh) 一种嵌入式闪存工艺的demos结构及其制备方法
TWI793660B (zh) 半導體元件及其製造方法
JP2022548471A (ja) 横方向拡散金属酸化物半導体デバイス及びその製造方法
KR100924042B1 (ko) 반도체 소자의 제조 방법
KR20120045397A (ko) 반도체 장치 및 그 제조방법