KR100505068B1 - 반도체 소자의 다중 게이트 산화막 및 이를 포함하는게이트 전극 형성방법 - Google Patents

반도체 소자의 다중 게이트 산화막 및 이를 포함하는게이트 전극 형성방법 Download PDF

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Abstract

선택적 질화산화막을 포함하는 다중 게이트 산화막 및 이를 포함하는 게이트 전극의 형성방법이 개시되어 있다. 상기 방법은 소자 분리 공정이 수행된 기판 상에 제1게이트 산화막을 형성한 후 상기 제1게이트 산화막 상에 치밀화된 조직을 갖는 질화막 패턴을 형성한다. 질화막 패턴에 의해 노출된 제1게이트 산화막을 식각하여 제1게이트 산화막 패턴을 형성한다. 제1게이트 산화막 패턴이 제거된 영역에 제2게이트 산화막을 형성한다. 이어서, 제2게이트 산화막의 표면을 질화시켜 상기 제2게이트 산화막 표면에 존재하는 질화산화막을 형성한다. 상기와 같은 방법으로 형성된 다중 게이트 산화막을 포함하는 게이트 전극은 문턱전압의 변동 및 게이트 폴리의 결핍효과가 초래되지 않아 반도체 소자의 리프레쉬 열화의 문제점이 발생하지 않는다.

Description

반도체 소자의 다중 게이트 산화막 및 이를 포함하는 게이트 전극 형성방법{method of forming gate oxide layer in semiconductor device and method of gate electrode of the same}
본 발명은 다중 게이트 산화막 및 이를 포함하는 게이트 전극 형성 방법에 관한 것으로, 보다 상세하게는 질화막 패턴을 마스크로 이용하여 형성되는 선택적 질화산화막을 포함하는 다중의 두께의 게이트 산화막 및 이를 포함하는 게이트 전극의 형성방법에 관한 것이다.
반도체 메모리 장치는 DRAM(dynamic random access memory) 및 SRAM(static random access memory)과 같이 시간이 지남에 따라 데이터를 잃어버리는 휘발성(volatile)이면서 데이터의 입·출력이 빠른 RAM 제품과, 한번 데이터를 입력하면 그 상태를 유지할 수 있지만 데이터의 입·출력이 느린 ROM(read only memory) 제품으로 크게 구분할 수 있다.
또한, 최근에는 제품의 특성 및 사용자의 요구에 따라 하나의 칩 내에 다양한 구조의 반도체 제품을 병합하여 시스템 온 칩(system on chip)을 제조함으로써 부가 가치를 높이고 있다. 그 대표적인 예로, DRAM 영역과 로직 영역이 병합되어 있는 MDL(merged DRAM & Logic) 장치나 플래쉬 메모리 영역과 로직 영역이 병합되어 있는 MFL(merged flash & logic) 장치를 들 수 있다.
특히, 디램 영역과 로직 영역이 병합되어 있는 MDL 장치는 개별적인 메모리 제품과 로직 제품을 하나의 칩 안에 구현할 수 있기 때문에 소형화, 저전력화, 고속화, 고성능화 및 낮은 EMI(electro magnetic interference) 노이즈 실현이 가능하다. 이에 따라 반도체 소자의 Scaling-down이 급격히 진행되어 Deep-Submicron MOS 트랜지스터에서 숏 채널 효과(Short Channel Effect; SCE)를 억제하기 위하여 표면 채널(Surface Channel)구조로 저전압동작의 문턱전압(Vth)을 가질 수 있는 이중 게이트가 현재 널리 적용되고 있는 실정이다.
일반적으로 디램 소자는 게이트 산화막에 고전압이 걸리는 관계로 인해 상대적으로 두꺼운 두께를 갖는 게이트 산화막이 요구되는 반면에 로직 소자는 고성능화를 이루기 때문에 상대적으로 얇은 두께를 갖는 게이트 산화막이 요구된다. 즉, 통상 각각의 목적에 모두 부합되는 반도체 소자를 제조하기 위해서는 게이트 산화막의 두께가 서로 다른 이중 게이트 구조로 가져야한다.
상기와 같이 서로 다른 두께를 갖는 게이트 산화막 형성 방법은 미국 특허 제6,124,171호에 개시되어 있다. 상기 방법은 제1게이트 산화막이 형성된 기판의 일부영역에 실리콘 질화막을 형성하는 단계; 상기 실리콘 질화막을 식각마스크로 적용하여 노출된 제1게이트 산화막을 식각하는 단계; 제1산화막이 제거된 기판의 표면에 제2게이트 산화막을 형성하는 단계를 포함하고 있다.
상기와 같은 이중 게이트 산화막을 포함하는 게이트 전극 중에서 반도체 기판의 P-MOS 영역에 해당하는 게이트 전극의 게이트 산화막의 두께는 약 50Å이하로 형성되며, 폴리실리콘은 실리콘에 붕소(B)이나 불화붕소(BF2) 등의 P-형 도펀트(Dopant)가 이온 주입된 후 어닐링 공정을 수행함으로서 형성된다. 그러나 상기와 같이 P-MOS 영역에 해당하는 게이트 전극은 붕소등과 같은 p+형 도펀트는 50Å이하의 두께를 갖는 게이트 산화막을 통하여 채널 영역까지 침투되기 때문에 폴리게이트의 결핍 효과(Poly Gate Depletion Effect; PDE) 및 문턱전압의 변동(Vth Fluctuation)이 발생된다.
이 때문에 게이트 전극의 문턱전압의 조절이 어렵게 되어 P-MOS 소자의 특성이 저하되는 문제점이 초래된다. 이중에서도 문턱전압 변동은 P-MOS의 게이트 산화막의 채널 영역까지 붕소가 침투됨으로 인해 발생되는 심각한 문제이다.
이러한 문제를 개선하기 위해 상기 이중 게이트 산화막 상면에 질화 산화막(Top Oxide Nitridation)을 더 형성하는 방법이 적용되었다.
도 1a 내지 도 1f에는 종래의 이중 게이트 산화막을 포함하는 이중 게이트 전극의 형성방법을 나타내는 공정순서도가 개시되어 있다.
상기 공정 순서도에서 제1영역(A)은 N-MOS 형성영역을 나타내고, 제2영역(B)은 P-MOS 형성영역을 나타낸다.
도 1a 및 1b를 참조하면, 제1영역(A)과 제2영역(B)을 구분하기 위한 STI 트랜치(8)가 형성된 실리콘 기판(10)의 표면에 열산화 공정을 적용하여 70 ±5Å 두께를 갖는 제1게이트 산화막(12) 및 질화막(14)을 순차적으로 형성한다.
그리고, 상기 질화막(14) 상에 제1영역에만 존재하는 포토레지스트 패턴(16)을 형성한다. 이어서, 상기 포토레지스트 패턴(16)을 식각 마스크로 이용하여 제2영역에 존재하는 질화막(14)을 식각함으로서, 제1영역에만 존재하는 질화막 패턴(14a)을 형성한다.
도 1c 및 도 1d를 참조하면, 상기 질화막 패턴(14a)을 식각마스크로 적용하여 노출된 제1게이트 산화막(12)을 식각함으로서, 제1영역에만 존재하는 제1게이트 산화막 패턴(12a)을 형성한다. 이어서, 에싱 스트립 공정을 수행하여 상기 포토레지스트 패턴을 제거한다.
그리고, 열산화 공정을 적용하여 상기 실리콘 기판(100)의 제2영역(B)에 다시 50±5Å 두께의 제2게이트 산화막(108)을 형성한다. 이어서, 습식 식각공정을 수행하여 질화막 패턴(14a)을 제거한다.
도 1e 및 도 1f를 참조하면, 상기 문제점을 방지하기 위해서 제1게이트 산화막 패턴(12a) 및 제2게이트 산화막(18)상에 소정의 두께를 갖는 질화산화막(20) 및 폴리실리콘막(22)을 순차적으로 형성한다.
그리고, 게이트 전극을 형성하기 위한 식각 마스크(도시하지 않음)를 적용하여 상기 폴리실리콘막(22) 및 질화산화막(20) 및 게이트 산화막(14a, 18)을 순차적으로 패터닝함으로서, 제1영역의 게이트 전극(30a)과 제2영역의 게이트 전극(30b)을 형성하였다.
상술한 바와 같이 공정에 의해 형성된 게이트 전극(30a,30b)들 중 N-MOS영역에 해당하는 게이트 전극(30a)은 도 1e에 도시된 바와 같이 Top Oxide Nitridation 공정이 적용되어 표면에 질화산화막이 형성된다. 이로 인해, 상기 게이트 전극(30a) 내에는 양전하를 갖는 질소(Nitrogen Positive Fixed Charge)가 증가되기 때문에 N-MOS소자의 문턱전압(Threshold Voltage)이 감소되는 문제점이 발생한다.
그리고, 이러한 문제점을 해결하기 위해서는 제1게이트 산화막을 형성한 이후 채널이 형성되는 영역에 붕소(Boron)이온을 미리 이온주입(Doping)하는 공정을 추가적으로 수행해야 한다. 그러나, 이러한 공정은 이온주입량이 증가되는 만큼 정전기적 리프레쉬(Static refresh) 열화가 발생하여 반도체 소자의 동작 특성이 저하될 수밖에 없는 문제점이 초래된다.
따라서, 상술한 문제점을 해결하기 위한 본 발명의 제1목적은 상대적으로 두께가 얇은 게이트 산화막 표면을 선택적으로 질화(nitridation)시키는 공정이 수행되는 다중의 두께의 게이트 산화막의 형성방법을 제공하는데 있다.
또한, 본 발명의 제2목적은 상대적으로 두께가 얇은 게이트 산화막 표면을 선택적으로 질화(nitridation)시키는 공정이 수행되는 다중 게이트 산화막을 포함하는 게이트 전극의 형성방법을 제공하는데 있다.
상술한 제1목적을 달성하기 위한 본 발명의 다중 게이트 산화막 형성 방법은,
소자 분리 공정이 수행된 기판 상에 제1두께를 갖는 제1게이트 산화막을 형성하는 단계; 상기 제1게이트 산화막 상에 제1게이트 산화막 패턴의 형성 영역을 정의하고, 치밀화된 조직을 갖는 질화막 패턴을 형성하는 단계; 상기 질화막 패턴을 식각마크스로 적용하여 노출된 제1게이트 산화막을 식각함으로서, 제1게이트 산화막 패턴을 형성하는 단계; 상기 제1게이트 산화막 패턴이 제거된 영역에 제2두께를 갖는 제2게이트 산화막을 형성하는 단계; 및 상기 제2게이트 산화막의 표면을 질화(Nitridation)시켜, 상기 제2게이트 산화막을 질화산화막으로 형성하는 단계를 포함하고 있다.
또한, 상술한 제2목적을 달성하기 위한 게이트 전극의 형성 방법은,
제1영역과 제2영역으로 소자 분리된 기판 상에 제1게이트 산화막을 형성하는 단계; 상기 기판의 제1영역에 해당하는 제1게이트 산화막 상에 치밀화된 조직을 갖는 질화막 패턴을 형성하는 단계; 상기 질화막 패턴을 식각마크스로 적용하여 노출된 제1게이트 산화막을 식각함으로서, 상기 기판의 제1영역에만 존재하는 제1게이트 산화막 패턴을 형성하는 단계; 상기 기판의 제2영역에 상기 제1게이트 산화막 보다 얇은 두께를 갖는 제2게이트 산화막을 형성하는 단계; 상기 제2게이트 산화막의 표면을 질화(Oxide Nitridation)시켜 상기 제2게이트 산화막 표면을 질화산화막으로 형성하는 단계; 상기 제1게이트 산화막 패턴 및 질화산화막 상에 폴리실리콘층을 형성하는 단계; 및 상기 결과물을 게이트 전극의 형성영역을 정의하는 식각마스크를 적용하여 순차적으로 식각함으로서, 제1영역에 존재하는 제1게이트 전극과 제2영역에 존재하는 제2게이트 전극을 형성하는 단계를 포함하고 있다.
여기서, 상기 기판은 제1영역, 제2영역을 포함하는 다수개의 영역으로 구분되며, 상기 제1영역은 N-MOS소자의 형성영역, MDL(Merged DRAM & Logic)소자의 디램 형성영역 또는 HV(High Voltage)영역에 해당한다. 상기 제2영역은 P-MOS소자의 형성영역, MDL(Merged DRAM & Logic)소자의 로직형성 영역 또는 LV(Low Voltage)영역에 해당한다.
이때, 상기 제1영역에 존재하는 제1게이트 산화막 패턴의 제1두께는 상기 제2영역에 존재하는 제2게이트 산화막의 제2두께 보다 두꺼운 두께를 갖는다. 상기 치밀한 조직을 갖는 질화막을 형성하기 위해서는 선, 후 어닐링 공정을 수행해야 한다. 상기 질화산화막은 제2게이트 산화막의 표면의 일부분이 질화됨으로서 형성된다.
따라서, 상술한 방법으로 형성된 다중 게이트 산화막을 포함하는 게이트 전극중에서 얇은 게이트 산화막을 포함하는 게이트 전극에만 질화산화막이 선택적으로 형성되어 있기 때문에 상기 게이트 폴리에 도핑된 이온이 기판의 채널영역으로 빠져나가는 것을 방지할 수 있다. 그리고, 두꺼운 산화막을 포함하는 게이트 전극에는 질화산화막이 존재하지 않기 때문에 반도체 소자의 문턱전압(Threshold Voltage)을 증가시키기 위해 기판의 채널 영역에 별도의 이온주입 공정을 별도로 수행하지 않아도 된다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.
도 2a 내지 도 2g는 본 발명의 이중 게이트 산화막을 포함하는 게이트 전극의 형성방법을 나타내는 공정 순서도이다.
도 2a에 도시된 바와 같이, 실리콘 기판(100)을 다수개의 영역으로 분리하기 위해 소자분리 공정을 수행하여 필드 산화막 패턴(90)을 형성한다. 상기 필드산화막 패턴(90)에 의해 반도체 기판(100)은 제1영역 및 제2영역을 포함하는 다수개의 영역으로 분리된다. 상기 소자분리 공정은 바람직하게는, 셸로우 트렌치 소자분리(shallow trench isolation; STI)공정을 수행한다.
여기서, 다수개의 액티브 영역(도시하지 않음)중에서 제1영역(A)은 N-MOS소자 , HV(High Voltage)영역 또는 MDL(Merged DRAM & Logic)소자의 디램 형성영역에 해당하고, 다수개의 액티브 영역중에서 제2영역(B)은 P-MOS, LV(Low Voltage), 또는 MDL(Merged DRAM & Logic)소자의 로직 형성영역에 해당한다.
이어서, 희생 산화막(도시하지 않음)을 형성한 후, 상기 제1영역(A)에는 p+형 도펀트를 주입하여 P웰(92)을 형성하고, 제2영역(B)에는 N+형 도펀트를 이온주입하여 N웰(94)을 형성한다.
도 2b에 도시된 바와 같이, 희생 산화막을 제거한 후, 상기 실리콘 기판(100)상에 60 내지 80Å의 두께를 갖는 제1게이트 산화막(tunnel oxide layer:102)을 형성한다. 상기 제1게이트 산화막(102)은 통상적인 열 산화방식으로 형성된다.
이어서, 상기 제1게이트 산화막(102) 상에 60 내지 80Å의 두께를 갖는 질화막(104)을 형성한다. 이때, 상기 질화막(104)이 600℃이하의 온도에서 저압화학기상증착(LPCVD)방법에 의해 형성될 경우, 상기 질화막(104)을 치밀화 시키기 위해 전/후 어닐링(Annealing)을 수행하여야 한다.
여기서, 전 어닐링 공정은 제1게이트 산화막(102)을 730 내지 950℃의 불활성가스 분위기 하에서 열처리하는 것이고, 후 어닐링 공정은 질화막(104)을 730 내지 950℃의 불활성가스 분위기 하에서 열처리하는 것이다.
상술한 바와 같이 전/후 어닐링 공정을 수행하는 이유는, 이후 공정에서 제2게이트 산화막(도시하지 않음)의 표면을 선택적으로 질화(oxide nitridation)시키는 공정을 수행할 때 상기 질화물이 제1영역(A)에 존재하는 제1게이트 산화막(102a)으로 침투되는 것을 방지하기 위해서이다.
도 2c에 도시된 바와 같이, 어닐링 처리된 질화막(104)상에 포토레지스트를 도포하여 포토레지스트막(도시하지 않음)을 형성한다. 이어서, 포토 마스크를 사용하여 상기 포토레지스트막을 선택적으로 노광 및 현상함으로서 제1영역(A)에만 존재하는 포토레지스트 패턴(106)을 형성한다.
그리고, 상기 포토레지스트 패턴(106)을 식각 마스크로 이용하여 제2영역(B)에 존재하는 질화막(104)을 식각함으로서, 제1영역(A)에만 존재하는 질화막 패턴(104a)을 형성한다.
도 2d 및 도 2e에 도시된 바와 같이, 상기 질화막 패턴(104a) 및 상기 포토레지스트 패턴(106)을 식각 마스크로 이용하여 노출된 제1게이트 산화막(102)을 습식식각(wet etching)함으로서, 제1영역(A)에만 존재하는 제1게이트 산화막 패턴(102a)을 형성한다.
이어서, 에싱 스트립 공정을 수행하여 상기 포토레지스트 패턴(106)을 제거한 후 열산화 공정을 적용하여 상기 실리콘 기판의 제2영역(B)에 다시 40 내지 50Å의 두께를 갖는 제2게이트 산화막(108)을 형성한다.
상술한 방법으로 제1게이트 산화막(102) 및 제2게이트 산화막(108)을 형성한 후 액티브 영역에 형성된 게이트 산화막의 프로파일은 종래와 달리 두껍게 형성되지 않고, 도 3에 도시된 바와 같이 단일막 두께를 게이트 산화막이 형성된 것과 같은 프로파일을 갖는다.
도 2f에 도시된 바와 같이, 상기 제2게이트 산화막(108)의 표면을 질화(Nitridation)시켜 상기 제2게이트 산화막(108)의 표면을 질화산화막(110)으로 변형시켜 형성하였다. 여기서, 상기 질화산화막(110)은 상기 제2게이트 산화막(108)이 형성된 기판을 380 내지 450℃가열시킨 후, 플라즈마 상태로 여기된 N2 또는 NH3의 이온 및 라디칼이 상기 제2게이트 산화막 표면에 주입됨으로 형성된다. 이때, 상기 제2게이트 산화막(110)의 표면이 질소의 침투에 의해 질화산화막(110)으로 변형된 것이다.
여기서, 상기와 같은 방법으로 제2게이트 산화막(108)의 표면을 질화(Nitridation)시키는 공정을 수행할 때, 시간(time)에 따라 제2게이트 산화막에 침투하는 질소(N) 농도의 프로파일의 변화를 나타내는 결과가 도 4에 도시되어 있다. 상기 도 4를 참조하면, 실리콘 기판(100)과 (Oxide Nitridation) 제2게이트 산화막(108) 사이에 침투하는 질소의 농도가 상대적으로 작고, 상기 제2게이트 산화막(110)표면에 침투하는 질소의 농도는 매우 높다는 것을 알 수 있다.
도 2g에 도시된 바와 같이, 상기 질화산화막(110)에 대한 식각 선택비가 큰 식각액을 적용하여 약1분동안 식각함으로서 상기 질화막 패턴(104a)을 제거한다. 상기 식각액은 인산(H3OP4)과 SC1용액을 포함하고 있다.
이와 같이, 질화막 패턴(104a)이 제거됨으로서, 기판의 제1영역(A)에는 제2게이트 산화막(108) 보다 두꺼운 제1게이트 산화막 패턴(102a)만 존재하고, 상기 기판의 제2영역(B)에는 제2게이트 산화막(108)/질화산화막(110)이 적층된 복합막이 존재한다.
상기와 같이 이중 게이트 산화막(102a,108) 중 제2게이트 산화막(108)에만 상기 질화산화막(110)이 선택적으로 형성되어 있기 때문에 이후, 게이트 전극(도시하지 않음)을 형성할 때 폴리실리콘 패턴에 도핑된 도펀트가 기판의 채널영역으로 빠져나가는 것을 방지할 수 있다. 이로, 인해 폴리게이트의 결핍 효과(Poly Gate Depletion Effect; PDE) 및 문턱전압의 변동(Vth Fluctuation)을 방지할 수 있다.
그리고, 제1게이트 산화막 패턴(102a)상에 질화산화막(110)이 존재하지 않기 때문에 반도체 소자의 문턱전압(Threshold Voltage)이 감소되지 않고, 문턱전압을 증가시키기 위해 기판의 채널영역에 별도의 이온주입 공정을 수행하지 않아도 된다.
이하, 첨부된 도면을 참조하여 본 발명을 실시예를 보다 상세히 설명하기로 한다.
실시예 1
도 5a 내지 도 5d는 본 발명의 제1실시예 따른 CMOS-FET 장치에서 이중 게이트 산화막을 포함하는 게이트 전극의 형성방법을 나타내는 공정순서도 이다.
도 5a 도시된 이중 게이트 산화막(202,208)은 CMOS-FET 장치에 적용되는 서로 두께를 갖는 게이트 산화막으로서, 상기 도 2a 내지 도 2g에 개시된 이중 게이트 산화막 형성방법을 적용하여 형성된다. 따라서, CMOS-FET 장치에 적용되는 이중 게이트 산화막 형성 방법은 생략하기로 한다.
도 5a를 참조하면, 상기 트렌치(190)에 의해 소자분리된 실리콘 기판(200)의 N-MOS소자 형성영역에는 60 ±5Å의 두께를 갖는 제1게이트 산화막(202)을 형성하고, 상기 실리콘 기판(200)의 P-MOS소자의 형성영역에는 제2게이트 산화막(108)/질화산화막(210)이 적층된 50 ±5Å의 두께를 갖는 복합막(212)을 형성한다. 상기 질화산화막(210)은 약 10Å의 두께를 갖는다.
상기 CMOS-FET 장치에서 N-MOS소자 형성영역에는 p웰(well)영역(도시하지 않음)이 포함되고, 상기 P-MOS소자의 형성영역에는 N웰(well)영역(도시하지 않음)이 포함된다.
도 5b를 참조하면, N-MOS소자 형성영역의 제1게이트 산화막(202)에는 N+형 도펀트로 도핑된 제1폴리실리콘층(214)을 형성하고, 상기 P-MOS소자 형성영역의 복합막(212)에는 P+형 도펀트로 도핑된 제2폴리실리콘층(216)을 형성한다.
여기서, 상기 제1폴리실리콘층(214) 및 제2폴리실릴콘층(216)은 N+형 도펀트로 도핑된 폴리실리콘을 형성한 후, P웰 마스크(도시하지 않음)를 적용하여 P-MOS소자의 형성영역에 존재하는 폴리실리콘에 P+형 도펀트를 이온 주입함으로서 각각 형성된다.
그리고, 상기 제1폴리실리콘층(214) 및 제2폴리실리콘층(216)에 도핑된 각각의 도펀트들을 활성화시키기 위해 어닐링 공정을 더 수행한다. 이때 상기 제2게이트 산화막(208)표면에는 질화산화막(210)이 형성되어 있기 때문에 상기 어닐링 공정시 제2폴리실리콘층(216)에 도핑된 P+형 도펀트들이 제2게이트 산화막을 통하여 기판의 채널 영역으로 확산되는 것을 효과적으로 방지할 수 있다.
도 5c를 참조하면, 게이트 전극을 형성하기 위한 식각 마스크(도시하지 않음)를 적용하여 상기 결과물을 순차적으로 패터닝 하여 제1게이트 전극(220)과 제2게이트 전극(230)을 형성한다.
여기서, 상기 제1게이트 전극(220)은 제1게이트 산화막 패턴(202a)과 제1폴리실리콘층 패턴(214a)이 적층된 구조를 갖고, 제2게이트 전극(230)은 제2게이트 산화막/질화산화막 패턴으로 이루어진 복합막 패턴(212a)과 제2폴리실리콘층 패턴(216a)이 적층된 구조를 갖는다.
이어서, 제1게이트 전극(220)을 이온주입 마스크로 적용하여 N-MOS소자 형성영역에 해당하는 실리콘 기판(200)의 표면 아래로 N+형 도펀트를 이온주입함으로서, N+형 제1소오스/드레인 영역(222a)을 형성한다. 또한, 제2게이트 전극(230)을 이온주입 마스크로 적용하여 P-MOS소자 형성영역에 해당하는 실리콘 기판(200)의 표면 아래로 P+형 도펀트를 이온주입함으로서, P+형 제1소오스/드레인 영역(232a)을 형성한다.
도 5d를 참조하면, 제1게이트 전극(220) 및 제2게이트 전극(230)들이 형성된 실리콘 기판(200) 상에 100Å의 두께를 갖는 스페이서 질화막을 연속적으로 도포한 후 상기 실리콘 기판(200)의 상면이 노출되도록 상기 스페이서 질화막을 에치백함으로서 상기 제1게이트 전극(220) 및 제2게이트 전극(230)의 양측벽에 게이트 스페이서(240)를 형성한다.
이어서, 상기 게이트 스페이서(240)가 형성된 제1게이트 전극(220)을 이온주입 마스크로 이용하여 상기 N+형 제1소오스/드레인(222a)이 형성된 실리콘 기판(100)의 표면 아래로 고농도의 N+형 도펀트를 이온주입함으로서 N+형 제2소오스/드레인 영역(222b)을 형성한다. 또한, 게이트 스페이서(240)가 형성된 제2게이트 전극(230)을 이온주입 마스크로 이용하여 상기 P+형 제1소오스/드레인(232a)이 형성된 실리콘 기판(200)의 표면 아래로 고농도의 P+형 도펀트를 이온주입함으로서 P+형 제2소스/드레인 영역(232b)을 형성한다
여기서, 상기 N+형 제1소오스/드레인 영역(222a)과 N+형 제2소스/드레인 영역(222b)이 중복됨으로 인해 LDD구조를 갖는 N+형 소스/드레인 영역(222)이 형성되고, 상기 P+형 제1소오스/드레인 영역(232a)과 P+형 제2소스/드레인 영역(232b)이 중복됨으로 인해 LDD구조를 갖는 P+형 소스/드레인 영역(232)이 형성된다.
실시예 2
도 6a에 내지 도 6d는 본 발명의 제2실시예의 따른 MDL 장치에서 이중 게이트 산화막을 포함하는 게이트 전극의 형성방법을 나타내는 공정순서도이다.
도 6a 도시된 이중 게이트 산화막(302,308)은 MDL 장치에 적용되는 두께가 서로 다른 게이트 산화막으로서, 상기 도2a 내지 도2g에 개시된 이중 게이트 산화막 형성방법을 적용하여 형성된다. 따라서, 상기 MDL 장치에 적용되는 이중 게이트 산화막 형성 방법은 생략하기로 한다.
다만, 기판의 제1영역은 N-웰(도시하지 않음)이 형성되고, 제2영역은 P-웰(도시하지 않음)이 형성된다는 것만 다르다.
도 6a를 참조하면, 상기 소자분리 공정이 수행된 실리콘 기판의 제1영역인 디램의 형성영역에는 60 ±5Å의 두께를 갖는 제1게이트 산화막(102a)이 형성되고, 상기 기판의 제2영역인 로직 소자가 형성영역에는 제2게이트 산화막(108)/질화산화막(110)이 적층된 50 ±5Å 복합막이 형성된다. 상기 질화산화막은 약 10Å의 두께를 갖는다.
여기서, MDL 장치의 디램 소자 형성영역에는 N웰(well)영역이 포함되고, 로직 소자가 형성영역에는 P웰(well)영역이 포함된다.
도 6b를 참조하면, 상기 디램소자 형성영역의 제1게이트 산화막(302)에는 P+형 도펀트로 도핑된 제1폴리실리콘층(314)을 형성하고, 상기 로직소자의 형성영역의 복합막 상에는 N+형 도펀트로 도핑된 제2폴리실리콘층(316)을 형성한다.
여기서, 상기 제1폴리실리콘층(314) 및 제2폴리실릴콘층(316)은 N+형 도펀트로 도핑된 폴리실리콘을 형성한 후, P웰 마스크(도시하지 않음)를 적용하여 디램소자의 형성영역에 존재하는 폴리실리콘에 P+형 도펀트를 이온 주입함으로서 각각 형성된다.
그리고, 상기 제1폴리실리콘층(314) 및 제2폴리실리콘층(316)에 도핑된 각각의 도펀트들을 활성화시키기 위해 어닐링 공정을 더 수행한다. 이때 상기 제2게이트 산화막(308) 표면에는 질화산화막(310)이 형성되어 있기 때문에 상기 어닐링 공정시 제2폴리실리콘층(316)에 도핑된 N+형 도펀트들이 제2게이트 산화막(308)을 통하여 기판의 채널 영역으로 확산되는 것을 효과적으로 방지할 수 있다.
도 6c를 참조하면, 게이트 전극의 형성영역을 정의하는 식각 마스크(도시하지 않음)를 적용하여 상기 결과물을 순차적으로 패터닝 하여 제1게이트 전극(320)과 제2게이트 전극(330)을 형성한다.
여기서, 상기 제1게이트 전극(320)은 제1게이트 산화막 패턴(308a)과 제1폴리실리콘층 패턴(314a)이 적층된 구조를 갖고, 제2게이트 전극(330)은 제2게이트 산화막/질화산화막으로 이루어진 복합막 패턴(212a)과 제2폴리실리콘층 패턴(316a)이 적층된 구조를 갖는다.
이어서, 제1게이트 전극(320)을 이온주입 마스크로 적용하여 디램소자 형성영역에 해당하는 실리콘 기판(300)의 표면 아래로 P+형 도펀트를 이온주입함으로서, P+형 제1소오스/드레인 영역(322a)을 형성한다. 또한, 제2게이트 전극(330)을 이온주입 마스크로 적용하여 로직 소자 형성영역에 해당하는 실리콘 기판(300)의 표면 아래로 N+형 도펀트를 이온주입함으로서, N+형 제1소오스/드레인 영역(332a)을 형성한다.
도 6d를 참조하면, 제1게이트 전극(320) 및 제2게이트 전극(330)들이 형성된 실리콘 기판(300) 상에 100Å의 두께를 갖는 스페이서 질화막을 연속적으로 도포한 후, 상기 실리콘 기판(300)의 상면이 노출되도록 상기 스페이서 질화막을 에치백함으로서 상기 제1게이트 전극(320) 및 제2게이트 전극(330)의 양측벽에 게이트 스페이서(340)를 형성한다.
이어서, 상기 게이트 스페이서(340)가 형성된 제1게이트 전극(320)을 이온주입 마스크로 이용하여 상기 P+형 제1소오스/드레인(322a)이 형성된 실리콘 기판(300)의 표면 아래로 고농도의 P+형 도펀트를 이온주입함으로서 N+형 제2소오스/드레인 영역(322b)을 형성한다. 또한, 게이트 스페이서(340)가 형성된 제2게이트 전극(330)을 이온주입 마스크로 이용하여 상기 N+형 제1소오스/드레인(332a)이 형성된 실리콘 기판(300)의 표면 아래로 고농도의 N+형 도펀트를 이온주입함으로서 N+형 제2소스/드레인 영역(332b)을 형성한다
여기서, 상기 P+형 제1소오스/드레인 영역(322a)과 P+형 제2소스/드레인 영역(322b)이 중복됨으로 인해 LDD구조를 갖는 P+형 소스/드레인 영역(322)이 형성되고, 상기 N+형 제1소오스/드레인 영역(332a)과 N+형 제2소스/드레인 영역(332b)이 중복됨으로 인해 LDD구조를 갖는 N+형 소스/드레인 영역(332)이 형성된다.
이상에서 상술한 바와 같이, 얇은 게이트 산화막을 포함하는 게이트 전극에만 질화산화막이 선택적으로 형성되어 있기 때문에 상기 게이트 전극의 폴리실리콘에 도핑된 도펀트들이 기판의 채널영역으로 빠져나가는 것을 방지할 수 있어, 폴리게이트의 결핍 효과(Poly Gate Depletion Effect; PDE) 및 문턱전압의 변동(Vth Fluctuation)을 효과적으로 방지할 수 있다.
또한, 두꺼운 산화막을 포함하는 게이트 전극에는 질화산화막이 존재하지 않기 때문에 소자의 문턱전압(Threshold Voltage)을 증가시키기 위해 기판의 채널 영역에 별도의 이온주입 공정을 별도로 수행하지 않아도 된다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1a 내지 도 1f는 종래의 이중 게이트 산화막을 포함하는 게이트 전극의 형성방법을 나타내는 공정순서도이다.
도 2a 내지 도 2g는 본 발명의 이중 게이트 산화막의 형성방법을 나타내는 공정순서도이다.
도 3은 본 발명의 이중 게이트 산화막 형성 후 액티브 영역에서의 산화막 프로파일을 나타낸 사진이다.
도 4는 게이트 산화막의 표면을 질화시킬 때 시간에 따른 질소농도의 프로파일을 나타내는 그래프이다.
도 5a 내지 도 5d는 본 발명의 제1실시예 따른 CMOS-FET 소자에서 이중 게이트 산화막을 포함하는 게이트 전극의 형성방법을 나타내는 공정순서도 이다.
도 6a에 내지 도 6d는 본 발명의 제2실시예의 따른 MDL 소자에서 이중 게이트 산화막을 포함하는 게이트 전극의 형성방법을 나타내는 공정순서도이다.
* 도면의 주요부분에 대한 부호의 설명 *
92 : P 웰 94 : N 웰
100 : 기판 102 : 제1게이트 산화막
104 : 질화막 106 : 포토레지스트 패턴
108 : 제1게이트 산화막 110 : 질화산화막
212 : 복합막 214 : 제1폴리실리콘층
216 : 제2폴리실리콘층 220 : 제1게이트 전극
230 : 제2게이트 전극 240 : 게이트 스페이서

Claims (18)

  1. 소자 분리 공정이 수행된 기판 상에 제1두께를 갖는 제1게이트 산화막을 형성하는 단계;
    상기 제1게이트 산화막 상에 제1게이트 산화막 패턴의 형성 영역을 정의하고, 치밀화된 조직을 갖는 질화막 패턴을 형성하는 단계;
    상기 질화막 패턴을 식각마크스로 적용하여 노출된 제1게이트 산화막을 식각함으로서, 제1게이트 산화막 패턴을 형성하는 단계;
    상기 제1게이트 산화막 패턴이 제거된 영역에 제2두께를 갖는 제2게이트 산화막을 형성하는 단계; 및
    상기 제2게이트 산화막의 표면을 질화시켜 상기 제2게이트 산화막 표면을 질화산화막으로 형성하는 단계를 포함하는 반도체 소자의 다중 게이트 산화막 형성방법.
  2. 제1항에 있어서, 상기 기판은 제1영역 및 제2영역을 포함하는 다수개의 영역으로 구분되고, 상기 제1영역은 N-MOS소자의 형성영역, MDL(Merged DRAM & Logic)소자의 디램 형성영역 및 HV(High Voltage)영역중에서 선택된 하나의 영역이고, 상기 제2영역은 P-MOS소자의 형성영역, MDL(Merged DRAM & Logic)소자의 로직 형성영역 또는 LV(Low Voltage)영역중에서 선택된 하나의 영역인 것을 특징으로 하는 반도체 소자의 다중 게이트 산화막 형성 방법.
  3. 제2항에 있어서, 상기 제1영역 및 제3영역에 존재하는 제1게이트 산화막 패턴의 제1두께는 상기 제2영역에 존재하는 제2게이트 산화막의 제2두께 보다 두꺼운 것을 특징으로 하는 반도체 소자의 다중 게이트 산화막 형성방법.
  4. 제1항에 있어서, 상기 질화막 패턴의 형성 방법은,
    상기 제1게이트 산화막을 제1어닐링 시키는 단계;
    상기 어닐링 처리된 제1게이트 산화막 상에 질화막을 형성하는 단계;
    상기 질화막을 제2어닐링 시키는 단계;
    상기 어닐링된 질화막 상에 제1게이트 산화막 패턴의 형성영역을 정의하는 포토레지스트 패턴을 형성하는 단계; 및
    상기 포토레지스트 패턴을 식각마스크로 적용하여 노출된 질화막을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 다중 게이트 산화막 형성방법.
  5. 제4항에 있어서, 상기 질화막은 600℃이하의 온도하에서 저압화학 기상증착방법으로 형성되는 것을 특징으로 하는 반도체 소자의 다중 게이트 산화막 형성방법.
  6. 제4항에 있어서, 상기 제1어닐링 및 제2어닐링 공정은 730 내지 950℃의 불활성 가스 분위기 하에서 수행되는 것을 특징으로 하는 반도체 소자의 다중 게이트 산화막 형성방법.
  7. 제1항에 있어서, 질화산화막은 상기 제2게이트 산화막이 형성된 기판을 380 내지 450℃가열시킨 후, 플라즈마 상태로 여기된 N2 또는 NH3가스의 이온 및 라디칼이 상기 제2게이트 산화막 표면상에 주입됨으로 형성되는 것을 특징으로 하는 반도체 소자의 다중 게이트 산화막 형성방법.
  8. 제1항에 있어서, 상기 질화산화막을 형성한 이후, 상기 질화산화막에 대한 식각 선택비가 큰 식각액을 적용하여 상기 질화막 패턴을 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 다중 게이트 산화막 형성 방법.
  9. 제1영역과 제2영역으로 소자 분리된 기판 상에 제1게이트 산화막을 형성하는 단계;
    상기 기판의 제1영역에 해당하는 제1게이트 산화막 상에 치밀화된 질화막 패턴을 형성하는 단계;
    상기 질화막 패턴을 식각마크스로 적용하여 노출된 제1게이트 산화막을 식각함으로서, 상기 기판의 제1영역에만 존재하는 제1게이트 산화막 패턴을 형성하는 단계;
    상기 기판의 제2영역에 상기 제1게이트 산화막 보다 얇은 두께를 갖는 제2게이트 산화막을 형성하는 단계;
    상기 제2게이트 산화막의 표면을 질화시켜 상기 제2게이트 산화막 표면을 질화산화막으로 형성하는 단계;
    상기 제1게이트 산화막 패턴 및 질화산화막 상에 폴리실리콘층을 형성하는 단계;
    상기 결과물을 게이트 전극의 형성영역을 정의하는 식각마스크를 적용하여 순차적으로 식각함으로서, 제1영역에 존재하는 제1게이트 전극과 제2영역에 존재하는 제2게이트 전극을 형성하는 단계를 포함하는 반도체 소자의 게이트 전극 형성방법.
  10. 제9항에 있어서, 상기 제1영역은 N-MOS소자의 형성영역, MDL(Merged DRAM & Logic)소자의 디램 형성 영역 및 HV(High Voltage)영역중에서 선택된 하나의 영역이고, 상기 제2영역은 P-MOS소자의 형성영역, MDL(Merged DRAM & Logic)소자의 로직형성 영역 또는 LV(Low Voltage)영역중에서 선택된 하나의 영역인 것을 특징으로 하는 반도체 소자의 게이트 전극 형성방법.
  11. 제9항에 있어서, 상기 제1영역에 존재하는 제1게이트 산화막 패턴의 제1두께는 상기 제2영역에 존재하는 제2게이트 산화막의 제2두께 보다 두꺼운 것을 특징으로 하는 반도체 소자의 게이트 전극 형성방법.
  12. 제9항에 있어서, 상기 질화막 패턴의 형성 방법은,
    상기 제1게이트 산화막을 제1어닐링 시키는 단계;
    상기 어닐링 처리된 제1게이트 산화막 상에 질화막을 형성하는 단계;
    상기 질화막을 제2어닐링 시키는 단계;
    상기 어닐링된 질화막 상에 제1게이트 산화막 패턴의 형성영역을 정의하는 포토레지스트 패턴을 형성하는 단계; 및
    상기 포토레지스트 패턴을 식각마스크로 적용하여 노출된 질화막을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성방법.
  13. 제12항에 있어서, 상기 질화막은 600℃이하의 온도하에서 저압화학 기상증착방법으로 형성되는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성방법.
  14. 제12항에 있어서, 상기 제1어닐링 및 제2어닐링 공정은 730 내지 950℃의 불활성 가스 분위기하에서 수행되는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성방법.
  15. 제9항에 있어서, 상기 질화산화막은 상기 제2게이트 산화막이 형성된 기판을 380 내지 450℃가열시킨 후, 플라즈마 상태로 여기된 N2 또는 NH3가스의 이온 및 라디칼이 상기 제2게이트 산화막 표면상에 주입됨으로 형성되는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성방법.
  16. 제9항에 있어서, 상기 질화산화막을 형성한 이후, 상기 질화산화막에 대한 식각 선택비가 큰 식각액을 적용하여 상기 질화막 패턴을 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성방법.
  17. 제9항에 있어서, 상기 제1영역에 해당하는 폴리실리콘층은 제1불순물이 도핑되어 있고, 상기 제2영역에 해당하는 폴리실리콘층은 제2불순물이 도핑되어 있는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성방법.
  18. 제9항에 있어서, 제1게이트 전극이 형성된 기판의 표면 및 제2게이트 전극이 형성된 기판의 표면에 이온주입 공정을 각각 수행함으로서 제1소스/드레인 영역 및 제2소스/드레인 영역을 형성하는 단계를 수행하는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성 방법.
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