KR100691491B1 - 반도체 소자의 듀얼 게이트 및 그 형성방법 - Google Patents

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Abstract

본 발명은 듀얼 게이트에서 PMOS의 폴리실리콘에 도핑된 도펀트가 폴리실리콘 상의 물질로 확산되는 아웃 디퓨전 현상을 억제할 수 있는 반도체 소자의 듀얼 게이트 및 그 형성방법을 제공하기 위한 것으로, 이를 위해 본 발명에서는 기판 상에 형성된 게이트 절연막과, 상기 게이트 절연막 상에 제1 및 제2 도전막이 적층되되, 상기 제1 및 제2 도전막 간에 Ti-B 혼합막으로 이루어진 확산방지막이 개재되어 형성된 게이트 전극을 포함하는 반도체 소자의 듀얼 게이트를 제공한다.
듀얼 게이트, 폴리실리콘, 보론, 아웃 디퓨전, 확산방지막.

Description

반도체 소자의 듀얼 게이트 및 그 형성방법{DUAL GATE OF SEMICONDUCTOR DEVICE AND METHOD FOR FORMING THE SAME}
도 1은 종래 기술에 따른 반도체 소자의 듀얼 게이트를 도시한 단면도.
도 2는 도 1에 도시된 듀얼 폴리실리콘 게이트에서 N+ 폴리실리콘 게이트 전극과 P+ 게이트 전극(또는, NMOS와 PMOS) 간의 C-V(Capacitance-Voltage) 특성을 비교한 결과도.
도 3은 TiSi로 이루어진 게이트 전극에 도핑된 보론의 확산 프로파일을 실험한 결과도.
도 4는 본 발명의 바람직한 실시예에 따른 반도체 소자의 듀얼 게이트를 도시한 단면도.
도 5a 내지 도 5d는 본 발명의 바람직한 실시예에 따른 반도체 소자의 듀얼 게이트 형성방법을 도시한 공정 단면도.
도 6은 폴리실리콘과 W로 이루어진 게이트 전극 내의 Ti-B 혼합막 개재유무에 따른 폴리실리콘 감소율(PDR : Poly Depletion Rate)을 나타낸 그래프.
도 7은 W 저부의 폴리실리콘이 P+로 도핑된 경우와 N+로 도핑된 경우의 PDR 을 비교한 결과도.
〈도면의 주요 부분에 대한 부호의 설명〉
110 : 기판 112 : 게이트 절연막
114 : 제1 도전막 116 : Ti막
118 : 보론 이온주입공정 120 : Ti-B 혼합막(또는, 확산방지막)
122 : 식각공정 124 : 제2 도전막
본 발명은 반도체 소자의 듀얼 게이트 및 그 형성방법에 관한 것으로, 특히 폴리실리콘 상에 텅스텐과 같은 금속이 적층된 구조의 게이트 전극을 구비한 반도체 소자의 듀얼 게이트(dual gate) 및 그 형성방법에 관한 것이다.
반도체 소자의 집적도가 증가함에 따라 트랜지스터의 채널 길이(channel length)도 매우 감소하고 있다. 이와 같이, 채널 길이가 감소함에 따라 종래의 트랜지스터 구조에서는 트랜지스터의 문턱전압(Vth; Threshold Voltage)이 급격히 낮아지는 이른바, 단채널효과(SCD; Short Channel Effect)가 심해지고 있다.
특히, N+ 폴리실리콘 게이트를 갖는 PMOSFET(P Metal Oxide Semiconductor Field Effet Transistor)에서는 매몰 채널(buried channel)이 형성되기 때문에, 단채널효과가 더욱 심하게 발생한다. 이를 극복하기 위해서, 종래에는 NMOSFET에는 낮은 일함수(workfunction; 4.14eV)를 갖는 N+ 폴리실리콘 게이트를 PMOSFET에는 높은 일함수(5.3eV 이하)를 갖는 P+ 폴리실리콘 게이트를 각각 형성하는 듀얼 폴리실리콘 게이트에 대한 연구가 활발히 진행되고 있다. 이는, 폴리실리콘의 일함수를 조절하여 NMOSFET 뿐만 아니라 PMOSFET에서도 서피스 채널(surface channel)을 구현하는 것이다. 이때, 폴리실리콘의 일함수를 조절하기 위해 폴리실리콘 내에 일정 도펀트(dophant)를 주입하게 되는데, N+ 폴리실리콘 게이트를 형성하기 위해서는 인(Phosphorous) 또는 비소(Arsenic)을 주입하고 P+ 폴리실리콘 게이트를 형성하기 위해서는 보론(Boron) 또는 불화보론(BF2)를 주입해야 한다.
도 1은 이러한 종래 기술에 따라 형성된 듀얼 게이트를 도시한 단면도이다. 도 1을 참조하면, 통상의 듀얼 게이트는 기판(10) 상의 일부 영역에 형성된 게이트 절연막(12)과, 게이트 절연막(12) 상에 N+ 또는 P+ 형의 폴리실리콘으로 이루어진 제1 도전막(14) 및 제1 도전막(14) 상에 텅스텐(W)과 같은 금속(metal)으로 이루어진 제2 도전막(16)이 적층된 게이트 전극으로 이루어진다.
그러나, 이러한 종래 기술에 따른 듀얼 게이트 형성시에는 게이트 전극을 이루는 폴리실리콘에 도핑된 도펀트가 외부로 확산되는 아웃 디퓨전 현상에 의한 여러가지 문제점들이 발생한다. 대표적으로는, 폴리실리콘에 도핑된 도펀트, 예컨대 PMOS의 보론이 후속공정을 통해 채널 영역으로 침투하여 PMOS의 문턱 전압(Vth)이 변하게 되는 문제점과, 보론(B)이 후속공정을 통해 폴리실리콘 상의 금속으로 확산됨에 따라 발생되는 폴리실리콘의 소모(depletion) 현상에 의하여 소자 특성이 열화되는 문제점이 있다. 이때, 채널 영역으로의 보론 침투 현상은 게이트 절연막(12)의 표면을 질화처리 함으로써 해결할 수 있으나, 폴리실리콘 상의 금속으로의 보론 확산에 대한 해결책은 현재 없는 실정이다.
도 2는 도 1에 도시된 듀얼 게이트에서 NMOS와 PMOS 간의 C-V(Capacitance-Voltage) 특성을 비교한 결과도이다. 도 2를 참조하면, PMOS의 경우에는 폴리실리콘으로 이루어진 제1 도전막 내의 보론이 제2 도전막 방향으로 확산되어 발생하는 제1 도전막의 소모 현상으로 인해 NMOS에 비하여 캐패시턴스(Capacitance) 값이 작다는 것을 알 수 있다. 결국, PMOS의 경우 보론의 아웃 디퓨전 현상으로 인해 소자 특성이 열화됨을 알 수 있다.
따라서, 본 발명은 상기한 문제점을 해결하기 위하여 제안된 것으로, 듀얼 게이트에서 PMOS의 폴리실리콘에 도핑된 도펀트가 폴리실리콘 상의 물질로 확산되는 아웃 디퓨전 현상을 억제할 수 있는 반도체 소자의 듀얼 게이트 및 그 형성방법을 제공하는데 그 목적이 있다.
상기에서 설명한 목적을 달성하기 위한 일측면에 따른 본 발명은, 기판 상에 형성된 게이트 절연막과, 상기 게이트 절연막 상에 제1 및 제2 도전막이 적층되되, 상기 제1 및 제2 도전막 간에 Ti-B 혼합막으로 이루어진 확산방지막이 개재되어 형성된 게이트 전극을 포함하는 반도체 소자의 듀얼 게이트를 제공한다.
또한, 상기에서 설명한 목적을 달성하기 위한 다른 측면에 따른 본 발명은, 기판 상에 게이트 절연막을 형성하는 단계와, 상기 게이트 절연막 상에 제1 도전막을 증착하는 단계와, 상기 제1 도전막 상에 금속층을 증착하는 단계와, 불순물 이온주입 공정을 실시하여 상기 제1 도전막 및 상기 금속층 간의 계면에 상기 금속층의 금속과 상기 불순물이 혼합된 확산방지막을 형성하는 단계와, 상기 확산방지막 상에 잔류하는 상기 금속층을 제거하는 단계와, 상기 확산방지막 상에 제2 도전막을 증착하는 단계와, 상기 제2 도전막, 상기 확산방지막, 상기 제1 도전막 및 상기 게이트 절연막을 선택적으로 식각하여 상기 기판 상에 게이트 전극을 형성하는 단계를 포함하는 반도체 소자의 듀얼 게이트 형성방법을 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다. 또한, 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이며, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나, 또는 그들 사이에 제3의 층이 개재될 수도 있다. 또한 명세서 전체에 걸쳐서 동일한 참조번호는 표시된 부분은 동일한 구성요소들을 나타낸다.
실시예
도 4는 본 발명의 바람직한 실시예에 따른 반도체 소자의 듀얼 게이트를 도시한 단면도이다. 여기서는, 설명의 편의를 위해 앞서 언급한 종래 기술에서와 같이 아웃 디퓨전 현상에 의해 문제가 되는 PMOS 소자의 듀얼 게이트만을 도시하였다. 즉, NMOS 소자의 듀얼 게이트는 앞서 언급한 종래 기술에서와 동일한 구조를 갖는다.
도 4을 참조하면, 본 발명의 바람직한 실시예에 따른 반도체 소자의 듀얼 게이트는, 소자분리막(미도시)이 형성된 기판(110)과, 기판(110) 상의 일부 영역에 형성된 게이트 절연막(112)과, 게이트 절연막(112) 상에 제1 도전막(114) 및 제2 도전막(124)이 적층되되, 제1 및 제2 도전막(114, 124) 간에 확산방지막(120)이 개재되어 형성된 게이트 전극을 포함한다.
제1 도전막(114)은 비결정(amorphous) 또는 결정체(crystallization)로 형성하는데, 바람직하게는 P형 도펀트, 대표적으로는 보론으로 도핑된 폴리실리콘으로 이루어진다.
확산방지막(120)은 Ti 및 B가 결합된 Ti-B 혼합막으로 형성된다. 또한, 제2 도전막(124)은 텅스텐(W) 또는 텅스텐 실리사이드(WSiX, X는 자연수)로 형성된다.
즉, 본 발명의 바람직한 실시예에 따른 PMOS 소자의 듀얼 게이트는 폴리실리 콘으로 이루어진 제1 도전막(114) 상에 보론의 확산을 막는 확산방지막(120)을 형성함으로써, 보론이 제1 도전막(114) 상의 제2 도전막(124)으로 확산되는 아웃 디퓨전 현상을 방지할 수 있다. 따라서, 듀얼 게이트를 구비한 반도체 소자의 신뢰성을 향상시킬 수 있다.
도 3은 TiSi로 이루어진 게이트 전극에 도핑된 보론의 확산 프로파일(profile)을 실험한 결과도이다. 이는, 논문(Applied physics letter, vol52, 1803 page, 1988년 발표)에 개시된 바 있다. 도 3은 열공정 이후 TiSi막을 식각한 뒤 하부 실리콘에 분포된 보론의 SIMS(Secondary Ion Mass Spectrometry) 프로파일을 나타낸 것으로서, 도 3을 참조하면, TiSi막 내의 보론 확산이 폴리실리콘 내의 보론 확산에 비해 현저히 억제된 것을 알 수 있다. 이는, TiSi막에 보론을 도핑할 경우에 TiSi막 내에 Ti-B 화합물 결합이 생기는데 여기서 형성된 Ti-B 혼합막이 보론의 확산을 억제하기 때문이다.
이러한 결과를 토대로 하여, 본 발명의 바람직한 실시예에서는 폴리실리콘과 W 간에 Ti-B 혼합막을 개재시킴으로써, 폴리실리콘 내의 보론이 W로 확산되는 아웃 디퓨전 현상을 억제한다.
도 5a 내지 도 5d는 도 4에 도시된 본 발명의 바람직한 실시예에 따른 반도체 소자의 듀얼 게이트 형성방법을 도시한 공정단면도이다. 도면에서는, 앞서 언급한 종래 기술에서와 같이 아웃 디퓨전 현상에 의해 문제가 되는 PMOS 소자의 듀얼 게이트만을 도시하였다. 그러나, 설명의 편의를 위해 여기서는 CMOS 소자의 듀얼 게이트 형성방법을 동시에 설명하기로 한다.
먼저, 도 5a에 도시된 바와 같이, 기판(110)에 STI(Shallow Trench Isolation) 공정을 실시하여 HDP(High Density Plasma) 산화막으로 이루어진 소자분리막(미도시)을 형성한다. 이로써, 기판(110)에 PMOS 트랜지스터가 형성될 PMOS 영역(이하, 제1 영역이라 함; 미도시)과 NMOS 트랜지스터가 형성될 NMOS 영역(이하, 제2 영역이라 함; 미도시)을 정의한다.
이어서, 기판(110) 상에 게이트 절연막(112)을 형성한다. 이때, 게이트 절연막(112)은 별도의 산화공정(oxidation)을 실시하여 형성하거나 STI 공정시 사용하는 패드 산화막(미도시)으로 형성할 수 있다. 산화공정은 수증기와 같은 산화기체 내에서 실리콘 기판을 대략 900 내지 1000℃의 온도에서 가열하는 습식산화방식으로 실시하거나, 순수한 산소를 산화기체로 사용하여 약 1200℃의 온도에서 가열하는 건식산화방식으로 실시한다.
이어서, 게이트 절연막(112) 상에 제1 도전막(114)을 증착한다. 이때, 제1 도전막(114)은 비결정 또는 결정체로 형성할 수 있는데, 바람직하게는 폴리실리콘으로 형성한다.
이어서, 제1 도전막(114) 상에 포토레지스트(미도시)를 도포한 후, 포토마스크(미도시)를 이용한 노광 및 현상공정을 실시하여 제1 영역을 오픈시키는 포토레지스트 패턴(미도시)을 형성한다.
이어서, 포토레지스트 패턴을 이온주입 마스크로 이용한 이온주입 공정을 실시하여 제1 영역의 제1 도전막(114)에 P형 도펀트, 예컨대 보론(B) 또는 불화보론 (BF2)을 주입한다.
이어서, 스트립(strip) 공정을 실시하여 포토레지스트 패턴을 제거한 후, 다시 제1 도전막(114) 상에 포토레지스트(미도시)를 도포한 후, 포토마스크(미도시)를 이용한 노광 및 현상공정을 실시하여 제2 영역을 오픈시키는 포토레지스트 패턴(미도시)을 형성한다.
이어서, 포토레지스트 패턴을 이온주입 마스크로 이용한 이온주입 공정을 실시하여 제2 영역의 제1 도전막(114)에 N형 도펀트, 예컨대, 인(P) 또는 비소(As)를 주입한다.
이어서, 스트립 공정을 통해 포토레지스트 패턴을 제거한 후, 제1 도전막(114) 상에 Ti막(116) 또는 TiSi막과 같은 금속층을 증착한다.
이어서, 도 5b에 도시된 바와 같이, Ti막(116)이 형성된 전체 구조 상부에 포토레지스트(미도시)를 도포한 후, 포토마스크(미도시)를 이용한 노광 및 현상공정을 실시하여 제1 영역을 오픈시키는 포토레지스트 패턴(미도시)을 형성한다.
이어서, 포토레지스트 패턴을 이온주입 마스크로 이용한 보론(B) 이온주입공정(118)을 실시하여 제1 영역의 제1 도전막(114)과 Ti막(116)의 계면에 Ti-B 혼합막(120)으로 이루어진 확산방지막을 형성한다.
이어서, 도 5c에 도시된 바와 같이, 습식식각공정(122)을 실시하여 Ti-B 혼합막(120) 상에 잔류하는 Ti막(116, 도 5b 참조)을 제거한다. 이때, 습식식각공정(122)은 불산용액(HF : HydroFluoric acid)을 이용한다.
이어서, 도 5d에 도시된 바와 같이, 스트립 공정을 실시하여 포토레지스트 패턴(미도시)을 제거한다. 그런 다음, 제1 영역의 Ti-B 혼합막(120)을 포함한 전체 구조 상에 제2 도전막(124)을 증착한다. 이때, 제2 도전막(124)은 W 또는 WSiX(X는 자연수)로 형성한다.
이어서, 마스크 공정 및 식각공정을 실시하여 제1 및 제2 영역의 제2 도전막(124), 제1 영역의 Ti-B 혼합막(120), 제1 및 제2 영역의 제1 도전막(114) 및 제1 및 제2 영역의 게이트 절연막(112)을 식각한다. 이로써, 제1 영역의 기판(110) 상에는 게이트 절연막(112), 제1 도전막(114), Ti-B 혼합막(120) 및 제2 도전막(124)이 적층된 구조의 게이트 전극이 형성되는 동시에 제2 영역의 기판(110) 상에는 게이트 절연막(112), 제1 도전막(114) 및 제2 도전막(124)이 적층된 구조의 게이트 전극이 형성된다.
도 6은 폴리실리콘과 W로 이루어진 게이트 전극 내의 Ti-B 혼합막 개재유무에 따른 폴리실리콘 감소율(PDR : Poly Depletion Rate)을 나타낸 그래프이고, 도 7은 W 저부의 폴리실리콘이 P+로 도핑된 경우와 N+로 도핑된 경우의 PDR을 비교한 결과도이다. 도 6 및 도 7을 참조하면, N+로 도핑된 폴리실리콘의 경우에는 인버젼(inversion) 상태에서 폴리실리콘 내부에 감소가 일어나지 않기 때문에 캐패시턴스 값은 최대가 되는 반면 P+로 도핑된 폴리실리콘의 경우 인버젼 상태에서 폴리실리콘 내부에 감소가 일어나 PDR 값이 1보다 항상 작게됨을 알 수 있다. 즉, P+ 폴리실리 콘 내에서 보론 감소가 적게 일어날수록 PDR 값이 1에 가까워지게 된다. 따라서, 본 발명의 바람직한 실시예에서는, 게이트 전극 내에 Ti-B 혼합막을 형성하여 PDR 값이 1에 가까워지도록 한다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명에 의하면, 듀얼 게이트에서 PMOS의 폴리실리콘으로 이루어진 게이트 전극 상에 Ti-B 혼합막으로 이루어진 확산방지막을 형성함으로써 폴리실리콘막에 도핑된 도펀트, 즉 보론이 폴리실리콘 상의 금속층으로 확산되는 아웃 디퓨전 현상을 억제할 수 있다. 따라서, 반도체 소자의 신뢰성을 향상시킬 수 있다.

Claims (13)

  1. 기판 상에 형성된 게이트 절연막; 및
    상기 게이트 절연막 상에 제1 및 제2 도전막이 적층되되, 상기 제1 및 제2 도전막 간에 Ti-B 혼합막으로 이루어진 확산방지막이 개재되어 형성된 게이트 전극
    을 포함하는 반도체 소자의 듀얼 게이트.
  2. 제 1 항에 있어서,
    상기 확산방지막은 상기 제1 도전막의 불순물 이온이 상기 제2 도전막으로 확산되는 것을 방지하는 반도체 소자의 듀얼 게이트.
  3. 삭제
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 제1 도전막 폴리 실리콘으로 형성된 반도체 소자의 듀얼 게이트.
  5. 제 4 항에 있어서,
    상기 제2 도전막은 W 또는 WSiX(X는 자연수)로 형성된 반도체 소자의 듀얼 게이트.
  6. 기판 상에 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막 상에 제1 도전막을 증착하는 단계;
    상기 제1 도전막 상에 금속층을 증착하는 단계;
    불순물 이온주입 공정을 실시하여 상기 제1 도전막 및 상기 금속층 간의 계면에 상기 금속층의 금속과 상기 불순물이 혼합된 확산방지막을 형성하는 단계;
    상기 확산방지막 상에 잔류하는 상기 금속층을 제거하는 단계;
    상기 확산방지막 상에 제2 도전막을 증착하는 단계; 및
    상기 제2 도전막, 상기 확산방지막, 상기 제1 도전막 및 상기 게이트 절연막을 선택적으로 식각하여 상기 기판 상에 게이트 전극을 형성하는 단계
    를 포함하는 반도체 소자의 듀얼 게이트 형성방법.
  7. 제 6 항에 있어서,
    상기 금속층은 Ti막 또는 Ti-실리사이드막으로 형성하는 반소자의 듀얼 게이트 형성방법.
  8. 제 7 항에 있어서,
    상기 불순물 이온주입 공정은 보론(B)을 이용하는 반도체 소자의 듀얼 게이트 형성방법.
  9. 제 8 항에 있어서,
    상기 확산방지막은 상기 제1 도전막의 불순물 이온이 상기 제2 도전막으로 확산되는 것을 방지하는 반도체 소자의 듀얼 게이트 형성방법.
  10. 제 9 항에 있어서,
    상기 확산방지막은 Ti-B 혼합막으로 형성하는 반도체 소자의 듀얼 게이트 형성방법.
  11. 제 6 항 내지 제 10 항 중 어느 하나의 항에 있어서,
    상기 제2 도전막은 W 또는 WSiX(X는 자연수)로 형성하는 반도체 소자의 듀얼 게이트 형성방법.
  12. 제 6 항 내지 제 10 항 중 어느 하나의 항에 있어서,
    상기 금속층을 제거하는 단계는 습식식각공정을 이용하는 반도체 소자의 듀얼 게이트 형성방법.
  13. 제 12 항에 있어서,
    상기 습식식각공정은 HF를 이용하는 반도체 소자의 듀얼 게이트 형성방법.
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