KR100753136B1 - 듀얼 폴리실리콘게이트를 구비한 반도체소자 및 그의 제조방법 - Google Patents
듀얼 폴리실리콘게이트를 구비한 반도체소자 및 그의 제조방법 Download PDFInfo
- Publication number
- KR100753136B1 KR100753136B1 KR1020050058569A KR20050058569A KR100753136B1 KR 100753136 B1 KR100753136 B1 KR 100753136B1 KR 1020050058569 A KR1020050058569 A KR 1020050058569A KR 20050058569 A KR20050058569 A KR 20050058569A KR 100753136 B1 KR100753136 B1 KR 100753136B1
- Authority
- KR
- South Korea
- Prior art keywords
- layer
- gate
- polysilicon
- semiconductor device
- silicon
- Prior art date
Links
- 229910021420 polycrystalline silicon Inorganic materials 0.000 title claims abstract description 97
- 229920005591 polysilicon Polymers 0.000 title claims abstract description 97
- 238000000034 method Methods 0.000 title claims abstract description 43
- 239000004065 semiconductor Substances 0.000 title claims abstract description 43
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 15
- 230000009977 dual effect Effects 0.000 title abstract description 13
- 239000002019 doping agent Substances 0.000 claims abstract description 71
- 229910021332 silicide Inorganic materials 0.000 claims abstract description 48
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims abstract description 48
- 238000009792 diffusion process Methods 0.000 claims abstract description 41
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 40
- 239000010703 silicon Substances 0.000 claims abstract description 40
- 229910052751 metal Inorganic materials 0.000 claims abstract description 39
- 239000002184 metal Substances 0.000 claims abstract description 39
- 125000006850 spacer group Chemical group 0.000 claims abstract description 33
- 239000000758 substrate Substances 0.000 claims abstract description 13
- 238000000059 patterning Methods 0.000 claims abstract description 12
- 230000004888 barrier function Effects 0.000 claims abstract description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 17
- 150000004767 nitrides Chemical group 0.000 claims description 7
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 6
- 229910021419 crystalline silicon Inorganic materials 0.000 claims description 6
- TWRSDLOICOIGRH-UHFFFAOYSA-N [Si].[Si].[Hf] Chemical compound [Si].[Si].[Hf] TWRSDLOICOIGRH-UHFFFAOYSA-N 0.000 claims description 4
- 229910017052 cobalt Inorganic materials 0.000 claims description 4
- 239000010941 cobalt Substances 0.000 claims description 4
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 claims description 4
- 238000000151 deposition Methods 0.000 claims description 4
- 230000008021 deposition Effects 0.000 claims description 4
- RUFLMLWJRZAWLJ-UHFFFAOYSA-N nickel silicide Chemical compound [Ni]=[Si]=[Ni] RUFLMLWJRZAWLJ-UHFFFAOYSA-N 0.000 claims description 4
- 229910021334 nickel silicide Inorganic materials 0.000 claims description 4
- 229910052715 tantalum Inorganic materials 0.000 claims description 4
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 claims description 4
- 229910021341 titanium silicide Inorganic materials 0.000 claims description 4
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 claims description 4
- 229910021342 tungsten silicide Inorganic materials 0.000 claims description 4
- 238000000231 atomic layer deposition Methods 0.000 claims description 3
- 238000004518 low pressure chemical vapour deposition Methods 0.000 claims description 3
- 238000005530 etching Methods 0.000 claims description 2
- 230000000694 effects Effects 0.000 abstract description 8
- 238000005468 ion implantation Methods 0.000 description 6
- 229910015900 BF3 Inorganic materials 0.000 description 5
- WTEOIRVLGSZEPR-UHFFFAOYSA-N boron trifluoride Chemical compound FB(F)F WTEOIRVLGSZEPR-UHFFFAOYSA-N 0.000 description 5
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 4
- 229910052796 boron Inorganic materials 0.000 description 4
- 238000002955 isolation Methods 0.000 description 4
- 230000002265 prevention Effects 0.000 description 4
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 229910021478 group 5 element Inorganic materials 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical group [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 238000009825 accumulation Methods 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 229910001423 beryllium ion Inorganic materials 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- OKZIUSOJQLYFSE-UHFFFAOYSA-N difluoroboron Chemical compound F[B]F OKZIUSOJQLYFSE-UHFFFAOYSA-N 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000003475 lamination Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000007789 sealing Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/6656—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/4916—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/4916—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen
- H01L29/4925—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement
- H01L29/4933—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement with a silicide layer contacting the silicon layer, e.g. Polycide gate
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- General Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Manufacturing & Machinery (AREA)
- Electrodes Of Semiconductors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
본 발명은 폴리실리콘게이트 내에 주입된 도펀트가 후속 열공정에 의해 외확산되는 것을 방지할 수 있는 듀얼폴리실리콘게이트를 구비한 반도체소자 및 그의 제조 방법을 제공하기 위한 것으로, 본 발명의 반도체소자의 제조 방법은 반도체 기판 상에 게이트절연막을 형성하는 단계; 상기 게이트절연막 상에 도펀트가 주입된 폴리실리콘층을 형성하는 단계; 상기 폴리실리콘층 상부에 메탈실리사이드층과 게이트하드마스크층을 차례로 형성하는 단계; 상기 게이트하드마스크층과 메탈실리사이드층을 패터닝하는 단계; 상기 패터닝된 게이트하드마스크층과 메탈실리사이드층의 양측벽에 접하는 실리콘스페이서층을 형성하는 단계; 상기 실리콘스페이서층, 게이트하드마스크층 및 메탈실리사이드층을 식각장벽으로 하여 상기 폴리실리콘층을 패터닝하는 단계; 및 상기 폴리실리콘층의 양측벽 및 실리콘스페이서층에 접하는 게이트스페이서층을 형성하는 단계를 포함하고, 이처럼 실리콘스페이서층을 도입하므로써 폴리실리콘게이트에 주입되어 있는 도펀트가 후속 열공정에 의해 외확산하는 것을 방지하여 반도체소자의 신뢰성을 향상시킬 수 있는 효과가 있다.
듀얼폴리실리콘게이트, 외확산, 도펀트, 메탈실리사이드
Description
도 1은 종래기술에 따른 듀얼폴리실리콘게이트를 구비한 반도체소자의 구조를 도시한 도면,
도 2는 본 발명의 실시예에 따른 듀얼폴리실리콘게이트를 구비한 반도체소자의 구조를 도시한 도면이다.
도 3a 내지 도 3g는 본 발명의 실시예에 따른 듀얼폴리실리콘게이트를 구비한 반도체소자의 제조 방법을 도시한 공정 단면도,
도 4는 도펀트외확산방지스페이서층의 종류에 따른 p+ 폴리실리콘게이트 내 잔류 보론농도를 비교한 도면.
* 도면의 주요 부분에 대한 부호의 설명
21 : 반도체 기판 22 : 소자분리막
23 : 게이트산화막 24c : n+ 폴리실리콘게이트
24d : p+ 폴리실리콘게이트 25 : 메탈실리사이드층
26 : 게이트하드마스크층 27a : 도펀트외확산방지스페이서층
28 : 게이트스페이서층
본 발명은 반도체 제조 기술에 관한 것으로, 특히 듀얼폴리실리콘게이트를 구비한 반도체소자 및 그의 제조 방법에 관한 것이다.
반도체소자의 집적도가 증가함에 따라 트랜지스터의 채널길이도 동시에 매우 짧아지고 있다. 채널길이가 짧아짐에 따라, 일반적인 트랜지스터 구조에서는 문턱전압이 급격이 낮아지는 이른바, 숏채널효과(Short channel effect)가 심해지는 문제점이 있다.
특히, n형 도펀트가 주입된 폴리실리콘, 즉 n+ 폴리실리콘게이트를 갖는 PMOSFET에서는 배리드채널(Buried channel)이 형성되기 때문에 숏채널효과가 더욱 심하게 발생하게 된다. 이를 극복하기 위해서 NMOSFET에서는 낮은 일함수(Work function)(4.14eV)를 갖는 n+ 폴리실리콘게이트를, PMOSFET에서는 높은 일함수(5.3eV)를 갖는 p+ 폴리실리콘게이트으로 각각 형성한 듀얼폴리실리콘게이트(Dual polysilicon gate)가 연구중에 있다. 즉, 폴리실리콘의 일함수를 조절하여 NMOSFET/PMOSFET 모두 표면채널을 구현하는 것이다.
도 1은 종래기술에 따른 듀얼폴리실리콘게이트를 구비한 반도체소자의 구조 를 도시한 도면이다.
도 1에 도시된 바와 같이, NMOSFET 영역과 PMOSFET 영역이 정의된 반도체기판(11) 상에 게이트산화막(12)이 형성되고, NMOSFET 영역의 게이트산화막(12) 상에 n+ 폴리실리콘게이트(13), 메탈실리사이드층(15) 및 게이트하드마스크층(16)의 순서로 적층된 NMOSFET의 게이트구조가 형성되고, PMOSFET 영역의 게이트산화막(12) 상에 p+ 폴리실리콘게이트(14), 메탈실리사이드층(15) 및 게이트하드마스크층(16)의 순서로 적층된 PMOSFET의 게이트구조가 형성된다.
도 1에서, n+/p+ 폴리실리콘게이트(13/14)의 일함수를 조절하기 위해 폴리실리콘 내에 일정 도즈의 도펀트를 이온주입하게 되는데, n+ 폴리실리콘게이트(13)를 형성하기 위해서는 Ph 또는 As를 이온주입하고, p+ 폴리실리콘게이트(14)를 형성하기 위해서는 B 또는 BF2를 이온주입한다.
그러나, 종래기술은 n+/p+ 폴리실리콘게이트(13/14)에 도핑된 도펀트들이 후속 열공정에서 외부로 확산하는 외확산(Out-diffusion) 현상이 발생한다. 폴리실리콘에 도핑된 도펀트들의 외확산 경로는 여러가지가 있는데, 그 중 한가지가 n+/p+폴리실리콘게이트(13/14) 내의 도펀트가 후속 열공정 중에 메탈실리사이드층(15)을 통과하여 메탈실리사이드층(15)의 측벽으로 외확산되는 문제가 있다.
이러한 도펀트의 외확산이 발생하면 트랜지스터에서 축적(accumulation) 대비 인버전(inversion) 영역의 캐패시턴스값이 낮아지는 현상이 발생한다. 이렇게 되면, 트랜지스터가 동작하는 인버전영역에서의 동작속도가 급격히 감소하는 문제 가 발생되기 때문에 소자의 신뢰성이 열화되는 문제가 발생한다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로, 폴리실리콘게이트내에 주입된 도펀트가 후속 열공정에 의해 외확산되는 것을 방지할 수 있는 듀얼폴리실리콘게이트를 구비한 반도체소자 및 그의 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 반도체소자는 반도체 기판; 상기 반도체기판 상의 게이트절연막; 상기 게이트절연막 상의 도펀트가 주입되어 있는 폴리실리콘게이트; 상기 폴리실리콘게이트 상부에 형성된 메탈실리사이드층과 게이트하드마스크층의 적층막; 상기 적층막의 양측벽에 형성되어 상기 도펀트의 외확산을 방지하는 실리콘스페이서층; 및 상기 실리콘스페이서층을 포함한 상기 폴리실리콘게이트의 양측벽을 덮는 게이트스페이서층을 포함하는 것을 특징으로 하며, 상기 실리콘스페이서층은, 비정질 또는 결정질의 실리콘층인 것을 특징으로 한다.
그리고, 본 발명의 반도체소자의 제조 방법은 반도체 기판 상에 게이트절연막을 형성하는 단계; 상기 게이트절연막 상에 도펀트가 주입된 폴리실리콘층을 형성하는 단계; 상기 폴리실리콘층 상부에 메탈실리사이드층과 게이트하드마스크층을 차례로 형성하는 단계; 상기 게이트하드마스크층과 메탈실리사이드층을 패터닝하는 단계; 상기 패터닝된 게이트하드마스크층과 메탈실리사이드층의 양측벽에 접하는 실리콘스페이서층을 형성하는 단계; 상기 실리콘스페이서층, 게이트하드마스크층 및 메탈실리사이드층을 식각장벽으로 하여 상기 폴리실리콘층을 패터닝하는 단계; 및 상기 폴리실리콘층의 양측벽 및 실리콘스페이서층에 접하는 게이트스페이서층을 형성하는 단계를 포함하는 것을 특징으로 하며, 상기 실리콘스페이서층을 형성하는 단계는 상기 패터닝된 게이트하드마스크층을 포함한 전면에 실리콘층을 형성하는 단계, 및 상기 실리콘층을 에치백하여 상기 실리콘스페이서층을 형성하는 단계를 포함하는 것을 특징으로 하고, 상기 실리콘층은 비정질 또는 결정질의 실리콘층으로 형성하는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2는 본 발명의 실시예에 따른 듀얼폴리실리콘게이트를 구비한 반도체소자의 구조를 도시한 도면이다.
도 2에 도시된 바와 같이, NMOS 영역과 PMOS 영역이 정의된 반도체 기판(21), 반도체기판(21) 상의 게이트절연막(23), NMOS 영역의 게이트절연막(23) 상에 n형 도펀트가 주입되어 있는 n+ 폴리실리콘게이트(24c), PMOS 영역의 게이트절연막(23) 상에 p형 도펀트가 주입되어 있는 p+ 폴리실리콘게이트(24d), n+/p+ 폴리실리 콘게이트(24c, 24d) 상부에 각각 형성되는 메탈실리사이드층(25)과 게이트하드마스크층(26)의 적층, 메탈실리사이드층(25)과 게이트하드마스크층(26) 적층의 양측벽에 형성된 도펀트외확산방지스페이서층(27a), 및 도펀트외확산방지스페이서층(27a)을 포함한 n/p+ 폴리실리콘게이트(24c, 24d)의 양측벽을 덮는 게이트스페이서층(28)을 포함한다.
도 2에서, 상기 도펀트외확산방지스페이서층(27a)은, 비정질 또는 결정질의 실리콘층이고, 그 두께는 20Å∼200Å이다.
그리고, 메탈실리사이드층(25)과 게이트하드마스크층(26) 적층의 폭은 n+/p+ 폴리실리콘게이트(24c, 24d)의 폭보다 더 작은 폭을 갖는다.
그리고, n+ 폴리실리콘게이트(24c)에서 n형 도펀트는 Ph 또는 As이고, p+ 폴리실리콘게이트(24d)에서 p형 도펀트는 B 또는 BF2이다.
그리고, 메탈실리사이드층(25)은 텅스텐실리사이드, 코발트실리사이드, 니켈실리사이드, 티타늄실리사이드, 하프늄실리사이드 또는 탄탈륨실리사이드 중에서 선택되는 어느 하나이고, 게이트스페이서층(28)은 질화막이다.
전술한 바와 같이, 본 발명은 메탈실리사이드층(25)의 양측벽에 도펀트외확산방지스페이서층(27a)을 형성해주므로써 후속 열공정시 n+/p+ 폴리실리콘게이트(24c, 24d) 내에 주입되어 있는 도펀트가 외확산하는 것을 방지한다.
도 3a 내지 도 3g는 본 발명의 실시예에 따른 듀얼폴리실리콘게이트를 구비한 반도체소자의 제조 방법을 도시한 공정 단면도이다.
도 3a에 도시된 바와 같이, NMOS 영역과 PMOS 영역의 정의된 반도체기판(21)에 NMOS 영역과 PMOS 영역을 분리시키기 위한 소자분리막(22)을 형성한다. 이때, 소자분리막(22)은 STI(Shallow Trench Isolation) 공정을 이용하여 형성한다.
이어서, 반도체기판(21) 상에 게이트산화막(23)을 형성한 후, 게이트산화막(23) 상에 폴리실리콘층(24)을 증착한다.
도 3b에 도시된 바와 같이, 폴리실리콘층(24)에 대해 각각 이온주입을 진행하여 NMOS 영역 상부에 n+ 폴리실리콘층(24a)을 형성하고, PMOS 영역 상부에 p+ 폴리실리콘층(24b)을 형성한다.
먼저, n+ 폴리실리콘층(24a)을 형성하기 위해 폴리실리콘층(24) 상부에 PMOS 영역을 덮는 마스크패턴을 형성한 후, 노출된 NMOS 영역의 폴리실리콘층(24)에 5족 원소의 도펀트(또는 n형 도펀트)를 이온주입한다. 이때, 5족 원소의 도펀트는 인(Ph) 또는 비소(As) 중에서 선택되며, 이온주입시 에너지는 3keV∼50keV, 도즈량은 1E15∼1E16/cm2이다.
그리고, p+ 폴리실리콘층(24b)을 형성하기 위해 NMOS 영역을 덮는 마스크패턴을 형성한 후, 노출된 PMOS 영역의 폴리실리콘층(24)에 3족 원소의 도펀트(또는 p형 도펀트)를 이온주입한다. 이때, 3족 원소의 도펀트는 보론(B), 불화보론(BF) 또는 이불화보론(BF2) 중에서 선택되며, 이온주입시 에너지는 2keV∼30keV, 도즈량은 1E15∼1E16/cm2이다.
상기한 n+ 폴리실리콘층(24a)과 p+ 폴리실리콘층(24b)을 형성하기 위한 마 스크패턴은 각각 형성하고, 또한 이온주입 순서를 바꾸어 진행할 수도 있다.
도 3c에 도시된 바와 같이, n+ 폴리실리콘층(24a)과 p+ 폴리실리콘층(24b)을 포함한 전면에 메탈실리사이드층(25)와 게이트하드마스크층(26)을 차례로 형성한다. 이때, 메탈실리사이드층(25)은 텅스텐실리사이드, 코발트실리사이드, 니켈실리사이드, 티타늄실리사이드, 하프늄실리사이드 또는 탄탈륨실리사이드 중에서 선택되는 어느 하나로 형성하고, 게이트하드마스크층(26)은 질화막으로 형성한다. 위와 같이, 메탈실리사이드층(25)을 n+/p+ 폴리실리콘층(24a/24b) 상부에 형성해주면 게이트의 시트저항을 낮춰 동작속도를 향상시키는 이점을 갖는다.
다음으로, 게이트패터닝 공정을 진행하되, 게이트하드마스크층(26)과 메탈실리사이드층(25)까지만 식각하고, n+ 폴리실리콘층(24a)과 p+ 폴리실리콘층(24b)은 식각하지 않는다. 이상의 게이트패터닝 공정을 1차 게이트패터닝 공정이라고 하고, 1차 게이트패터닝 공정에 의해 NMOS 영역과 PMOS 영역 상부에는 메탈실리사이드층(25)과 게이트하드마스크층(26)의 순서로 적층된 구조가 형성된다.
도 3d에 도시된 바와 같이, 메탈실리사이드층(25)과 게이트하드마스크층(26)의 적층구조를 포함한 전면에 도펀트외확산방지층(27)을 형성한다. 이때, 도펀트외확산방지층(27)은 후속 열공정시에 n+ 폴리실리콘층(24a)과 p+ 폴리실리콘층(24b)에 주입되어 있는 도펀트가 후속 열공정에 의해 메탈실리사이드층(25)으로 외확산하는 것을 방지하기 위한 것이다.
상기 도펀트외확산방지층(27)은 50Å∼500Å의 두께로 형성하는데, 비정질 또는 결정질의 실리콘층으로 형성한다. 그리고, 도펀트외확산방지층(27)은 저압화 학기상증착법(Low Pressure Chemical Vapor Deposition; LPCVD) 또는 원자층증착법(Atomic Layer Deposition; ALD)으로 증착하며, 증착온도를 300℃∼700℃로 하여 메탈실리사이드층(25)의 변형을 방지한다. 그리고, 도펀트외확산방지층(27)이 실리콘층으로 형성하는 경우에 도펀트를 이온주입할 수도 있다.
도 3e에 도시된 바와 같이, 도펀트외확산방지층(27)에 대해 에치백 공정을 진행하여 메탈실리사이드층(25)과 게이트하드마스크층(26)의 적층구조의 양측벽에 접하는 도펀트외확산방지스페이서층(27a)을 형성한다. 이때, 도펀트외확산방지스페이서층(27a)은 20Å∼200Å의 두께를 갖고 형성된다.
도 3f에 도시된 바와 같이, 도펀트외확산방지스페이서층(27a) 및 메탈실리사이드층(25)과 게이트하드마스크층(26)의 적층구조를 식각장벽으로 하여 n+ 폴리실리콘층(24a)과 p+ 폴리실리콘층(24b)을 패터닝하는 2차 게이트패터닝 공정을 진행한다. 이로써, NMOS 영역 상부에는 n+ 폴리실리콘게이트(24c), 메탈실리사이드층(25) 및 게이트하드마스크층(26)의 순서로 적층된 제1게이트스택(101)이 형성되고, PMOS 영역 상부에는 p+ 폴리실리콘게이트(24d), 메탈실리사이드층(25) 및 게이트하드마스크층(26)의 순서로 적층된 제2게이트스택(102)이 형성된다. 따라서, 도펀트가 주입된 폴리실리콘게이트를 갖는 듀얼폴리실리콘게이트 구조가 완성된다.
도 3g에 도시된 바와 같이, 제1 및 제2게이트스택(101, 102)을 포함한 전면에 게이트스페이서로 사용될 절연막을 증착한 후 에치백 공정을 진행하여 게이트스페이서(28)를 형성한다. 이때, 게이트스페이서(28)는 질화막으로 형성하며, 게이트스페이서(28)가 제1 및 제2게이트스택(101, 102)의 양측벽을 모두 덮고, 특히 도전 성의 도펀트외확산방지스페이서층(27a)을 덮으므로 도펀트외확산방지스페이서층(27a)이 후속 랜딩플러그와 같은 물질과 전기적으로 접촉하는 것을 방지한다. 여기서, 게이트스페이서(28)를 질화막으로 형성하는 경우, 게이트스페이서(28)에 도펀트를 도핑하면, 도펀트의 외확산을 더욱 방지할 수 있다. 즉, 도펀트의 확산은 농도구배에 의해서 발생되는 현상으로, 만약 게이트스페이서(28)에 도펀트가 도핑되어 있다면 그만큼 농도구배가 발생하지 않아 폴리실리콘게이트로부터의 확산이 억제된다.
상술한 실시예에 따르면, 폴리실리콘게이트내 도펀트가 외확산하는 것을 방지하기 위해 메탈실리사이드층(25)의 측벽을 실링(sealing)하는 도펀트외확산방지스페이서층(27a)으로 실리콘층을 사용한다. 이때, 실리콘층은 절연막 물질보다 훨씬 우수한 도펀트외확산방지효과를 구현한다.
이하, 실리콘층을 사용함에 따른 도펀트외확산방지효과를 살펴보기로 한다.
도 4는 도펀트외확산방지스페이서층의 종류에 따른 p+ 폴리실리콘게이트 내 잔류 보론농도를 비교한 도면이다. 시편으로 사용된 도펀트외확산방지스페이서층은 실리콘질화층(Si3N4), TEOS(Tetra Ethyl Ortho Silicate), 실리콘층이다.
도 4를 참조하면, 실리콘층을 도펀트외확산방지스페이서층으로 사용한 경우가 다른 물질을 사용한 경우보다 p+ 폴리실리콘게이트 내에 잔류하는 보론의 농도가 가장 많음을 알 수 있다. 참고로, 실리콘질화막은 TEOS와 같은 산화막 물질보다도 더 도펀트외확산방지 효과가 좋은 것으로 관찰되는데, 이로써 본 발명에서 게이 트스페이서층(27)으로 도펀트가 도핑된 질화막을 사용하면 도펀트외확산방지효과를 더욱 부가시킬 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 듀얼폴리실리콘게이트 구조를 갖는 반도체소자 제조시 메탈실리사이드의 양측벽에 접하는 도펀트외확산방지스페이서층을 형성해주므로써 폴리실리콘게이트에 주입되어 있는 도펀트가 후속 열공정에 의해 외확산하는 것을 방지하여 반도체소자의 신뢰성을 향상시킬 수 있는 효과가 있다.
Claims (20)
- 반도체 기판;상기 반도체기판 상의 게이트절연막;상기 게이트절연막 상의 도펀트가 주입되어 있는 폴리실리콘게이트;상기 폴리실리콘게이트 상부에 형성된 메탈실리사이드층과 게이트하드마스크층의 적층막;상기 적층막의 양측벽에 형성되어 상기 도펀트의 외확산을 방지하는 실리콘스페이서층; 및상기 실리콘스페이서층을 포함한 상기 폴리실리콘게이트의 양측벽을 덮는 게이트스페이서층을 포함하는 반도체소자.
- 제1항에 있어서,상기 실리콘스페이서층은, 비정질 또는 결정질의 실리콘층인 것을 특징으로 하는 반도체소자.
- 제2항에 있어서,상기 실리콘스페이서층의 두께는 20Å∼200Å인 것을 특징으로 하는 반도체소자.
- 제1항에 있어서,상기 적층막의 폭은 상기 폴리실리콘게이트의 폭보다 더 작은 폭을 갖는 것을 특징으로 하는 반도체소자.
- 제1항에 있어서,상기 폴리실리콘게이트는,n형 도펀트가 주입된 폴리실리콘층 또는 p형 도펀트가 주입된 폴리실리콘층인 것을 특징으로 하는 반도체 소자.
- 제5항에 있어서,상기 n형 도펀트가 주입된 폴리실리콘층에서, 상기 n형 도펀트는 Ph 또는 As인 것을 특징으로 하는 반도체소자.
- 제5항에 있어서,상기 p형 도펀트가 주입된 폴리실리콘층에서, 상기 p형 도펀트는 B 또는 BF2인 것을 특징으로 하는 반도체 소자.
- 제1항에 있어서,상기 메탈실리사이드층은,텅스텐실리사이드, 코발트실리사이드, 니켈실리사이드, 티타늄실리사이드, 하프늄실리사이드 또는 탄탈륨실리사이드 중에서 선택되는 어느 하나인 것을 특징으로 하는 반도체 소자.
- 제1항에 있어서,상기 게이트스페이서층은, 도펀트가 도핑되어 있는 질화막인 것을 특징으로 하는 반도체 소자.
- 반도체 기판 상에 게이트절연막을 형성하는 단계;상기 게이트절연막 상에 도펀트가 주입된 폴리실리콘층을 형성하는 단계;상기 폴리실리콘층 상부에 메탈실리사이드층과 게이트하드마스크층을 차례로 형성하는 단계;상기 게이트하드마스크층과 메탈실리사이드층을 패터닝하는 단계;상기 패터닝된 게이트하드마스크층과 메탈실리사이드층의 양측벽에 접하는 실리콘스페이서층을 형성하는 단계;상기 실리콘스페이서층, 게이트하드마스크층 및 메탈실리사이드층을 식각장벽으로 하여 상기 폴리실리콘층을 패터닝하는 단계; 및상기 폴리실리콘층의 양측벽 및 실리콘스페이서층에 접하는 게이트스페이서층을 형성하는 단계를 포함하는 반도체소자의 제조 방법.
- 제10항에 있어서,상기 실리콘스페이서층을 형성하는 단계는,상기 패터닝된 게이트하드마스크층을 포함한 전면에 실리콘층을 형성하는 단계; 및상기 실리콘층을 에치백하여 상기 실리콘스페이서층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체소자의 제조 방법.
- 제11항에 있어서,상기 실리콘층은,비정질 또는 결정질의 실리콘층으로 형성하는 것을 특징으로 하는 반도체소자의 제조 방법.
- 제12항에 있어서,상기 실리콘층은,저압화학기상증착법 또는 원자층증착법을 이용하여 50Å∼500Å 두께로 증착하는 것을 특징으로 하는 반도체소자의 제조 방법.
- 제13항에 있어서,상기 실리콘층은,300℃∼700℃의 증착온도에서 증착하는 것을 특징으로 하는 반도체소자의 제조 방법.
- 제11항에 있어서,상기 실리콘스페이서층은, 상기 실리콘층의 에치백후에 50Å∼500Å 두께를 갖는 것을 특징으로 하는 반도체소자의 제조 방법.
- 제10항에 있어서,상기 폴리실리콘게이트는,n형 도펀트가 주입된 폴리실리콘층 또는 p형 도펀트가 주입된 폴리실리콘층으로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제16항에 있어서,상기 n형 도펀트가 주입된 폴리실리콘층에서, 상기 n형 도펀트는 Ph 또는 As인 것을 특징으로 하는 반도체소자의 제조 방법.
- 제16항에 있어서,상기 p형 도펀트가 주입된 폴리실리콘층에서, 상기 p형 도펀트는 B 또는 BF2인 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제10항에 있어서,상기 메탈실리사이드층은,텅스텐실리사이드, 코발트실리사이드, 니켈실리사이드, 티타늄실리사이드, 하프늄실리사이드 또는 탄탈륨실리사이드 중에서 선택되는 어느 하나로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제10항에 있어서,상기 게이트스페이서층은, 도펀트가 도핑되어 있는 질화막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020050058569A KR100753136B1 (ko) | 2005-06-30 | 2005-06-30 | 듀얼 폴리실리콘게이트를 구비한 반도체소자 및 그의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020050058569A KR100753136B1 (ko) | 2005-06-30 | 2005-06-30 | 듀얼 폴리실리콘게이트를 구비한 반도체소자 및 그의 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20070002872A KR20070002872A (ko) | 2007-01-05 |
| KR100753136B1 true KR100753136B1 (ko) | 2007-08-30 |
Family
ID=37869802
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020050058569A KR100753136B1 (ko) | 2005-06-30 | 2005-06-30 | 듀얼 폴리실리콘게이트를 구비한 반도체소자 및 그의 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100753136B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100955678B1 (ko) * | 2008-01-02 | 2010-05-06 | 주식회사 하이닉스반도체 | 반도체소자의 워드라인 형성방법 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100876834B1 (ko) * | 2007-07-03 | 2009-01-07 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
| CN116419562B (zh) * | 2023-06-09 | 2023-09-08 | 合肥晶合集成电路股份有限公司 | 半导体装置及其制作方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20000043546A (ko) * | 1998-12-29 | 2000-07-15 | 김영환 | 반도체 소자의 게이트 전극 형성방법 |
| JP2001267558A (ja) * | 2000-03-16 | 2001-09-28 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
| KR20030092866A (ko) * | 2002-05-31 | 2003-12-06 | 주식회사 하이닉스반도체 | 반도체소자의 제조방법 |
| KR20040057753A (ko) * | 2002-12-26 | 2004-07-02 | 주식회사 하이닉스반도체 | 반도체 소자의 적층 게이트전극 형성 방법 |
-
2005
- 2005-06-30 KR KR1020050058569A patent/KR100753136B1/ko not_active IP Right Cessation
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20000043546A (ko) * | 1998-12-29 | 2000-07-15 | 김영환 | 반도체 소자의 게이트 전극 형성방법 |
| JP2001267558A (ja) * | 2000-03-16 | 2001-09-28 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
| KR20030092866A (ko) * | 2002-05-31 | 2003-12-06 | 주식회사 하이닉스반도체 | 반도체소자의 제조방법 |
| KR20040057753A (ko) * | 2002-12-26 | 2004-07-02 | 주식회사 하이닉스반도체 | 반도체 소자의 적층 게이트전극 형성 방법 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100955678B1 (ko) * | 2008-01-02 | 2010-05-06 | 주식회사 하이닉스반도체 | 반도체소자의 워드라인 형성방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20070002872A (ko) | 2007-01-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100487525B1 (ko) | 실리콘게르마늄 게이트를 이용한 반도체 소자 및 그 제조방법 | |
| US8318571B2 (en) | Method for forming P-type lightly doped drain region using germanium pre-amorphous treatment | |
| KR100843879B1 (ko) | 반도체 소자 및 그 제조 방법 | |
| KR101517384B1 (ko) | 반도체 게이트 구조 제조 방법 | |
| US7812400B2 (en) | Gate strip with reduced thickness | |
| US20080093666A1 (en) | Semiconductor Device and Manufacturing Method Thereof | |
| KR100753136B1 (ko) | 듀얼 폴리실리콘게이트를 구비한 반도체소자 및 그의 제조방법 | |
| US8785267B2 (en) | Methods of manufacturing semiconductor devices including transistors | |
| KR100703835B1 (ko) | 폴리실리콘 공핍 현상을 방지한 듀얼 폴리실리콘 게이트를구비하는 반도체장치 및 그의 제조 방법 | |
| US20070048914A1 (en) | Method of fabricating dual gate electrode of cmos semiconductor device | |
| KR100915165B1 (ko) | 반도체 소자의 제조방법 | |
| TWI822155B (zh) | 電晶體結構及其製造方法 | |
| US8053342B2 (en) | Mask ROM device, semiconductor device including the mask ROM device, and methods of fabricating mask ROM device and semiconductor device | |
| KR100691491B1 (ko) | 반도체 소자의 듀얼 게이트 및 그 형성방법 | |
| US20050153498A1 (en) | Method of manufacturing p-channel MOS transistor and CMOS transistor | |
| US7696053B2 (en) | Implantation method for doping semiconductor substrate | |
| KR100719145B1 (ko) | 아웃디퓨전을 방지한 반도체 소자 및 이를 이용한 씨모스 소자 제조방법 | |
| CN108807533B (zh) | 半导体装置及其形成方法 | |
| KR100821091B1 (ko) | 반도체 소자의 제조 방법 | |
| KR20070003002A (ko) | 보론의 외확산을 억제한 폴리실리콘게이트를 구비한반도체소자 및 그의 제조 방법 | |
| KR100636912B1 (ko) | 반도체소자의 듀얼 게이트 형성방법 | |
| KR100866704B1 (ko) | 반도체 소자 및 그 제조 방법 | |
| KR20070088926A (ko) | 반도체 소자의 듀얼 게이트 형성방법 | |
| KR101132298B1 (ko) | 반도체 소자의 게이트 형성방법 | |
| KR20020073642A (ko) | 반도체 소자의 듀얼 게이트 형성 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| G170 | Publication of correction | ||
| FPAY | Annual fee payment |
Payment date: 20100726 Year of fee payment: 4 |
|
| LAPS | Lapse due to unpaid annual fee |