KR100719145B1 - 아웃디퓨전을 방지한 반도체 소자 및 이를 이용한 씨모스 소자 제조방법 - Google Patents

아웃디퓨전을 방지한 반도체 소자 및 이를 이용한 씨모스 소자 제조방법 Download PDF

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Abstract

본 발명은 듀얼 게이트 형성을 위해 폴리실리콘에 도핑되는 도펀트가 폴리실리콘으로부터 빠져나가는 아웃 디퓨전 현상을 감소시킬 수 있는 반도체 소자 및 이를 이용해 소자 특성을 개선시킬 수 있는 씨모스 소자 제조방법을 제공하기 위한 것으로, 이를 위해 본 발명에서는 반도체 기판 상에 형성된 게이트 절연막과, 상기 게이트 절연막 상에 형성된 제1 실리콘막과, 상기 제1 실리콘막 상에 형성된 도전층과, 상기 게이트 절연막, 상기 제1 실리콘막 및 상기 도전층을 둘러싸도록 상기 게이트 절연막 상에 형성된 제2 실리콘막을 포함하는 반도체 소자의 듀얼 게이트를 제공한다.
듀얼 게이트, 폴리실리콘, 텅스텐 실리사이드, 도펀트, 아웃 디퓨전.

Description

아웃디퓨전을 방지한 반도체 소자 및 이를 이용한 씨모스 소자 제조방법{SEMICONDUCTOR DEVICE PREVENTED OUT DIFFUSION AND METHOD FOR MANUFACTURING COMPLEMENTARY METAL OXIDE SEMICONDUCTOR USING THE SAME}
도 1은 종래 기술에 따른 PMOS의 C-V(Capacitance-Voltage) 곡선을 나타낸 그래프.
도 2는 종래 기술에 따라 보론이 도핑된 폴리실리콘 상부에 텅스텐 실리사이드의 증착 유무에 따른 보론의 프로파일(profile)을 나타낸 그래프.
도 3은 본 발명에 따라 보론이 도핑된 폴리실리콘 및 텅스텐 실리사이드가 적층된 게이트 전극의 양측벽에 실링막(sealing layer)을 형성한 단면도.
도 4는 도 3에서 형성된 실링막 물질에 따른 폴리실리콘 내부의 보론 농도를 나타낸 그래프.
도 5는 본 발명에 따라 보론이 도핑된 폴리실리콘 및 텅스텐 실리사이드가 적층된 게이트 전극 상부에 삽입막(insertion layer)을 형성한 단면도.
도 6은 도 5에서 형성된 삽입막 물질에 따른 폴리실리콘 내부의 보론 농도를 나타낸 그래프.
도 7은 본 발명의 바람직한 실시예에 따른 반도체 소자의 듀얼 게이트.
도 8a 내지 도 8g는 본 발명의 바람직한 실시예에 따른 듀얼 게이트를 갖는 CMOS 소자의 제조방법을 도시한 공정단면도.
〈도면의 주요 부분에 대한 부호의 설명〉
10, 110, 200 : 반도체 기판 11, 111, 210 : 소자분리막
12, 112, 211 : 게이트 절연막 13, 113, 212 : 폴리실리콘
14, 114 : 텅스텐 실리사이드 15 : 실링막
16, 116, 220 : 하드마스크 17, 117, 228 : 스페이서
115 : 삽입막 213, 215 : 포토레지스트 패턴
214, 216 : 이온주입 공정 218 : 도전층
219, 226 : 실리콘막 225 : 게이트 전극
225a : NMOS 게이트 전극 225b : PMOS 게이트 전극
227 : 산화막
본 발명은 반도체 소자의 듀얼 게이트, 그 형성방법 및 이를 이용한 CMOS 소자의 제조방법에 관한 것으로, 특히 폴리실리콘과 텅스텐 실리사이드가 적층된 게 이트 전극을 갖는 듀얼 게이트(dual gate), 그 형성방법 및 이를 이용한 CMOS(Complementary Metal Oxide Semiconductor) 소자의 제조방법에 관한 것이다.
반도체 소자의 집적도가 증가함에 따라 트랜지스터의 채널 길이(channel length)도 매우 감소하고 있다. 이와 같이, 채널 길이가 감소함에 따라 종래의 트랜지스터 구조에서는 트랜지스터의 문턱전압(Vth; Threshold Voltage)이 급격히 낮아지는 이른바, 단채널효과(SCD; Short Channel Effect)가 심해지고 있다.
특히, N+ 폴리실리콘 게이트를 갖는 PMOSFET(P Metal Oxide Semiconductor Field Effet Transistor)에서는 매몰 채널(buried channel)이 형성되기 때문에, 단채널효과가 더욱 심하게 발생한다. 이를 극복하기 위해서, 종래에는 NMOSFET에는 낮은 일함수(workfunction; 4.14eV)를 갖는 N+ 폴리실리콘 게이트를 PMOSFET에는 높은 일함수(5.3eV 이하)를 갖는 P+ 폴리실리콘 게이트를 각각 형성하는 듀얼 폴리실리콘 게이트에 대한 연구가 활발히 진행되고 있다. 이는, 폴리실리콘의 일함수를 조절하여 NMOSFET 뿐만 아니라 PMOSFET에서도 서피스 채널(surface channel)을 구현하는 것이다. 이때, 폴리실리콘의 일함수를 조절하기 위해 폴리실리콘 내에 일정 도펀트를 주입하게 되는데, N+ 폴리실리콘 게이트를 형성하기 위해서는 인(Phosphorous) 또는 비소(Arsenic)을 주입하고 P+ 폴리실리콘 게이트를 형성하기 위해서는 보론(Boron) 또는 불화보론(BF2)를 주입해야 한다.
그러나, 이러한 듀얼 폴리실리콘 게이트 형성시에는 여러가지 문제점들이 발 생한다. 예컨대, 폴리실리콘에 도핑된 도펀트들이 후속공정을 통해 외부로 확산(out-diffusion)된다. 이처럼, 도펀트가 폴리실리콘으로부터 아웃 디퓨전되면, 도 1에서 보는 바와 같이, C-V(Capacitance-Voltage) 곡선(curve)에서 어큐물레이션(accumulation) 대비 인버젼(inversion) 영역의 캐패시턴스(capacitance) 값이 낮아지는 현상이 발생된다. 이와 같이, 캐패시턴스 값이 낮아지면, 트랜지스터가 동작하는 인버젼 영역에서의 동작속도가 급격히 감소하는 문제점이 발생하므로 소자의 신뢰성이 열화되는 문제점이 있다. 상기한 아웃 디퓨전은 후속 열공정시 폴리실리콘 상부에 증착된 도전층으로 도펀트가 빠져나가거나, 후속 산화막 형성시 도펀트가 산화막으로 침투하여 격리(segregation) 되는데서 연유한다.
도 2는 보론이 도핑된 폴리실리콘 상부에 텅스텐 실리사이드(WSiX, X는 1 내지 10)의 증착 유무에 따른 보론의 프로파일(profile)을 나타낸 그래프이다. 도 2를 참조하면, 폴리실리콘 상부에 WSiX가 증착되었을때가 폴리실리콘 상부에 WSiX가 증착되지 않았을때보다 폴리실리콘 내부의 보론 농도가 감소('D' 부위 참조)됨을 알 수 있다. 이는, WSiX의 내부 및 WSiX의 표면에 형성된 산화막으로 보론이 빠져나갔기 때문이다. 여기서, 산화막은 폴리실리콘 및 WSiX가 적층된 게이트 전극 형성 후 실시하는 산화공정에 의해 게이트 전극 내부 및 표면에 형성되는 산화막을 말한다.
따라서, 본 발명은 상기한 문제점을 해결하기 위하여 제안된 것으로, 듀얼 게이트 형성을 위해 폴리실리콘에 도핑되는 도펀트가 폴리실리콘으로부터 빠져나가는 아웃 디퓨전 현상을 감소시킬 수 있는 반도체 소자 및 그 형성방법을 제공하는데 그 목적이 있다.
또한, 본 발명의 다른 목적은 아웃 디퓨전 현상을 감소시켜 소자 특성을 개선시킬 수 있는 씨모스 소자 제조방법을 제공하는데 있다.
상기에서 설명한 목적을 달성하기 위한 일측면에 따른 본 발명은, 반도체 기판 상에 형성된 게이트 절연막; 상기 게이트 절연막 상에 제1실리콘막, 도전층 및 제2실리콘막이 적층되어 형성된 게이트전극; 상기 게이트전극 상부에 형성된 하드마스크; 및 상기 게이트전극과 하드마스크의 적층구조를 둘러싸도록 상기 게이트 절연막 상에 형성된 제3실리콘막을 포함하는 반도체 소자를 제공한다.
또한, 상기에서 설명한 목적을 달성하기 위한 다른 측면에 따른 본 발명은, 반도체 기판 상에 게이트 절연막을 형성하는 단계와, 상기 게이트 절연막 상에 제1 실리콘막을 증착하는 단계와, 상기 제1 실리콘막 상에 도전층 및 제2 실리콘막을 증착하는 단계와, 상기 제2 실리콘막, 상기 도전층 및 상기 제1 실리콘막을 식각하여 상기 게이트 절연막 상에 게이트 전극을 형성하는 단계와, 상기 게이트 전극을 둘러싸도록 상기 게이트 절연막 상에 제3 실리콘막을 형성하는 단계를 포함하는 반도체 소자의 형성방법을 제공한다.
또한, 상기에서 설명한 목적을 달성하기 위한 또다른 측면에 따른 본 발명은, 엔모스 소자가 형성될 제1 영역 및 피모스 소자가 형성될 제2 영역으로 정의된 반도체 기판을 제공하는 단계와, 상기 제1 및 제2 영역의 상기 기판 상에 게이트 절연막을 형성하는 단계와, 상기 게이트 절연막 상에 제1 실리콘막을 증착하는 단계와, 상기 제1 영역의 상기 제1 실리콘막에 N형 도펀트를 주입하는 단계와, 상기 제2 영역의 상기 제1 실리콘막에 P형 도펀트를 주입하는 단계와, 도핑된 상기 제1 실리콘막 상에 도전층 및 제2 실리콘막을 증착하는 단계와, 상기 제2 실리콘막, 상기 도전층 및 상기 제1 실리콘막을 식각하여 상기 게이트 절연막 상에 게이트 전극을 형성하는 단계와, 상기 게이트 전극을 둘러싸도록 상기 게이트 절연막 상에 제3 실리콘막을 형성하는 단계를 포함하는 씨모스 소자의 제조방법을 제공한다.
앞서 언급한 종래 기술에서 발생하는 아웃 디퓨전 현상을 억제하기 위해 본 발명의 실험예에서는 도 3에서와 같이 보론이 도핑된 폴리실리콘(13) 및 텅스텐 실리사이드(14; WSiX, X는 1 내지 10)가 적층된 게이트 전극의 양측벽에 실링막(15, sealing layer)을 형성하였다.
도 3에 있어서, 미설명된 '10'은 반도체 기판, '11'은 소자분리막, '12'는 게이트 절연막, '16'은 하드마스크이고 '17'은 스페이서다.
도 4는 도 3에서와 같이 형성된 실링막을 이루는 물질에 따른 폴리실리콘 내부의 보론 농도를 나타낸 그래프이다. 도 4를 참조하면, 텅스텐 실리사이드 양측의 실링막이 실리콘(Si)인 경우 폴리실리콘 내부의 보론 농도가 가장 높은 것을 알 수 있다.
또한, 앞서 언급한 종래 기술에서 발생하는 아웃 디퓨전 현상을 억제하기 위해 본 발명의 실험예에서는 도 5에서와 같이 보론이 도핑된 폴리실리콘(113) 및 텅스텐 실리사이드(114)가 적층된 게이트 전극과 하드마스크(116) 사이에 삽입막(115)을 형성하였다.
도 5에 있어서, 미설명된 '110'은 반도체 기판, '111'은 소자분리막, '112'는 게이트 절연막이고 '117'은 스페이서다.
도 6은 도 5에서와 같이 형성된 실링막을 이루는 물질에 따른 폴리실리콘 내부의 보론 농도를 나타낸 그래프이다. 도 6을 참조하면, 텅스텐 실리사이드 상부의 실링막이 실리콘인 경우 폴리실리콘 내부의 보론 농도가 가장 높은 것을 알 수 있다.
이와 같은, 실험결과를 토대로 본 발명의 바람직한 실시예에서는 게이트 전극을 둘러싸는 실리콘막을 형성하도록 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명하기로 한다. 또한, 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다.
실시예
도 7은 본 발명의 바람직한 실시예에 따른 반도체 소자의 구조를 도시한 단면도이다.
도 7을 참조하면, 본 발명의 바람직한 실시예에 따른 반도체 소자는, 소자분리막(210)이 형성된 반도체 기판(200)과, 기판(200)에 형성된 게이트 절연막(211)과, 게이트 절연막(211) 상의 소정 영역에 제1실리콘막(212), 도전층(218) 및 제2실리콘막(219)이 적층되어 형성된 게이트 전극(225)과, 게이트 전극(225)을 둘러싸도록 게이트 절연막(211) 상에 형성된 제3실리콘막(226)을 포함한다. 여기서, 제2실리콘막(219)과 제3실리콘막(226)은 도 4 및 도 5의 결과로부터 알 수 있듯이, 제1실리콘막(212) 내부의 도펀트가 후속 공정에서 아웃디퓨전되는 것을 방지하는 아웃디퓨전방지막이다.
제1 내지 제3 실리콘막(212, 219, 226)은 비결정(amorphous) 또는 결정체(crystallization)로 형성하는데, 바람직하게 제1 실리콘막(212)은 폴리실리콘으로 이루어진다. 또한, 제1 내지 제3 실리콘막(212, 219, 226)은 N형 또는 P형의 도펀트(dophant)로 도핑(doping)된다. 예컨대, NMOS 게이트 형성시에는 제1 내지 제3 실리콘막(212, 219, 226)은 P 또는 As로 도핑되고, PMOS 게이트 형성시에는 제1 내지 제3 실리콘막(212, 219, 226)은 B 또는 BF2로 도핑된다.
여기서, 도전층(218)은 금속 실리사이드층, 금속층 및 이들의 적층구조 중 어느 하나로 형성되고, 게이트 전극(225)의 최상부에는 하드마스크(220)가 더 형성될 수 있다.
또한, 본 발명의 바람직한 실시예에 따른 듀얼 게이트는 제3 실리콘막(226)을 둘러싸도록 게이트 절연막(211) 및 제3 실리콘막(226) 상부의 단차를 따라 형성된 산화막(227) 및 산화막(227)의 양측벽에 형성된 스페이서(228)를 더 포함할 수 있다.
즉, 본 발명의 바람직한 실시예에 따른 듀얼 게이트는 게이트 전극(225)을 둘러싸는 제3실리콘막(226)을 형성하여 게이트 전극(225)의 구성요소인 제1실리콘막(212)으로 사용된 폴리실리콘 내부에 도핑된 도펀트가 후속 산화막 형성시 아웃 디퓨전 되는 현상을 감소시킬 수 있다. 따라서, 반도체 소자의 소자특성을 개선시킬 수 있다.
도 8a 내지 도 8g는 본 발명의 바람직한 실시예에 따른 듀얼 게이트를 갖는 씨모스 소자 제조방법을 도시한 공정단면도이다. 여기서, 도 8a 내지 도 8g에 도시된 참조번호들 중 동일한 참조번호는 동일한 기능을 하는 동일 요소이다.
먼저, 도 8a에 도시된 바와 같이, NMOS 트랜지스터가 형성될 NMOS 영역(이하, 제1 영역이라 함; N)과 PMOS 트랜지스터가 형성될 PMOS 영역(이하, 제2 영역이라 함; P)으로 정의된 반도체 기판(200)에 STI(Shallow Trench Isolation) 공정을 실시하여 HDP(High Density Plasma) 산화막으로 이루어진 소자분리막(210)을 형성한다.
이어서, 소자분리막(210)이 형성된 기판(200)에 게이트 절연막(211)을 형성한다. 이때, 게이트 절연막(211)은 별도의 산화공정(oxidation)을 실시하여 형성하거나 STI 공정시 사용하는 패드 산화막(미도시)으로 형성할 수 있다. 산화공정은 수증기와 같은 산화기체 내에서 실리콘 기판을 대략 900 내지 1000℃의 온도에서 가열하는 습식산화방식으로 실시하거나, 순수한 산소를 산화기체로 사용하여 약 1200℃의 온도에서 가열하는 건식산화방식으로 실시한다.
이어서, 게이트 절연막(211)을 포함한 기판(200) 상부에 폴리실리콘막(212; 이하, 제1 실리콘막이라 함)을 증착한다. 이때, 제1 실리콘막(212)은 비결정 또는 결정체로 형성할 수 있다.
이어서, 도 8b에 도시된 바와 같이, 제1 실리콘막(212) 상에 포토레지스트(미도시)를 도포한 후, 포토마스크(미도시)를 이용한 노광 및 현상공정을 실시하여 포토레지스트 패턴(213)을 형성한다. 이때, 포토레지스트 패턴(213)은 제2 영역(P)의 제1 실리콘막(212)을 덮도록 형성한다.
이어서, 포토레지스트 패턴(213)을 이온주입 마스크로 이용한 이온주입 공정(214)을 실시하여 제1 영역(N)의 제1 실리콘막(212)에 N형 도펀트 예컨대, 인(P) 또는 비소(As)를 주입한다. 여기서, 이온주입 공정(214)은 제1 실리콘막(212)의 증착공정과 인시튜(In-situ)로 동일 챔버 내에서 실시한다. 예컨대, SiH4를 이용하여 제1 실리콘막(212)을 저압화학기상증착(LPCVD : Low Pressure Chemical Vapor Deposition) 방식으로 증착한 다음, PH3 또는 PCl5를 이용하여 제1 실리콘막(212)을 P로 도핑시킨다. 한편, 반응하지 않은 잔류가스(H3 또는 Cl5)는 O2 가스 또는 Ar과 같은 불활성 가스를 별도로 주입하여 챔버 외부로 배출되도록 한다.
이어서, 도 8c에 도시된 바와 같이, 스트립(strip) 공정을 실시하여 포토레지스트 패턴(213, 도 8b 참조)을 제거한 다음, 도 8b에서와 동일한 방식으로 제1 영역(N)의 제1 실리콘막(212)을 덮는 포토레지스트 패턴(215)을 형성한다.
이어서, 포토레지스트 패턴(215)을 이온주입 마스크로 이용한 이온주입 공정(216)을 실시하여 제2 영역(P)의 제1 실리콘막(212)에 P형 도펀트 예컨대, 보론(B) 또는 불화보론(BF2)을 주입한다. 여기서, 이온주입 공정(216)은 제1 실리콘막(212)의 증착공정과 인시튜로 동일 챔버 내에서 실시한다. 예컨대, SiH4를 이용하여 제1 실리콘막(212)을 LPCVD 방식으로 증착한 다음, BCl3 또는 B2H6를 이용하여 제1 실리콘막(212)을 B로 도핑시킨다. 한편, 반응하지 않은 잔류가스(H6 또는 Cl3)는 O2 가스 또는 Ar과 같은 불활성 가스를 별도로 주입하여 챔버 외부로 배출되도록 한다.
이어서, 도면에 도시되진 않았지만, 제1 실리콘막(212) 내부의 도펀트를 균일하게 배열하기 위하여 열공정을 진행할 수 있다.
이어서, 도 8d에 도시된 바와 같이, 스트립 공정을 실시하여 포토레지스트 패턴(215, 도 8c 참조)을 제거한다.
이어서, 도핑된 제1 실리콘막(212) 상부에 도전층(218)을 증착한다. 이때, 도전층(218)은 저항을 낮추기 위해 금속 실리사이드(metal silicide)층, 금속층 및 이들의 적층구조로 이루어진 일군에서 적어도 하나를 선택하여 형성할 수 있다.
이어서, 도전층(218) 상에 실리콘막(이하, 제2 실리콘막이라 함; 219)을 증착한다. 여기서, 제2 실리콘막(219)은 비결정 또는 결정체로 형성하고 목적에 맞게 N 또는 P형의 도펀트로 도핑시킬 수 있다. 또한, 제2 실리콘막(219)의 증착방식은 LPCVD 또는 원자층증착(ALD : Atomic Layer Deposition) 방식을 이용하고, 증착온도는 300 내지 700℃의 범위 내에서 결정한다.
이어서, 제2 실리콘막(219) 상에 하드마스크(220)를 증착한다.
이어서, 도 8e에 도시된 바와 같이, 포토리소그래피(photolithography) 공정 을 실시하여 하드마스크(220) 상에 포토레지스트 패턴(미도시)을 형성한다.
이어서, 포토레지스트 패턴을 식각마스크로 이용한 식각공정을 실시하여 하드마스크(220), 제2 실리콘막(219), 도전층(218) 및 제1 실리콘막(212)을 식각한다. 이로써, 제1 영역(N)의 게이트 절연막(211) 상에 하드마스크(220)를 구비한 NMOS 게이트 전극(이하, 제1 게이트 전극이라 함; 225a)이 형성되면서, 제2 영역(P)의 게이트 절연막(211) 상에 하드마스크를 구비한 PMOS 게이트 전극(이하, 제2 게이트 전극이라 함; 225b)이 형성된다.
이어서, 도 8f에 도시된 바와 같이, 제1 및 제2 게이트 전극(225a, 225b)을 포함한 전체 구조 상부의 단차를 따라 실리콘막(226; 이하, 제3 실리콘막이라 함)을 증착한다. 이때, 제3 실리콘막(226)은 비결정 또는 결정체로 형성하고 목적에 맞게 N 또는 P형의 도펀트로 도핑시킬 수 있다. 또한, 제3 실리콘막(226)의 증착방식은 LPCVD 또는 ALD 방식을 이용하고, 증착온도는 300 내지 700℃의 범위 내에서 결정한다.
이어서, 제1 및 제2 게이트 전극(225a, 225b)의 양측벽에 형성된 제3 실리콘막(226)의 양측으로 노출된 제3 실리콘막(226)을 식각한다. 이로써, 제1 및 제2 게이트 전극(225a, 225b)을 둘러싸는 제3 실리콘막(226)이 형성된다.
이어서, 도 8g에 도시된 바와 같이, 재산화공정(re-oxidation)을 실시하여 제3 실리콘막(226)을 포함한 전체 구조 상부의 단차를 따라 산화막(227)을 형성한다.
이어서, 산화막(227) 상부의 단차를 따라 절연막(미도시)을 증착한 다음, 마 스크 공정 및 건식식각 공정을 실시하여 절연막과 산화막(227)을 식각한다. 이로써, 제3 실리콘막(226)의 양측벽에 산화막(227) 및 절연막으로 이루어진 스페이서(228)가 형성된다.
이어서, 도면에 도시되지는 않았지만, 스페이서(228)을 이온주입 마스크로 이용한 소오스/드레인 이온주입 공정을 실시하여 스페이서(228)의 양측으로 노출된 기판(200)에 소오스/드레인 영역을 형성한다. 이로써, 제1 영역(N)에는 NMOS 트랜지스터가 완성되고 제2 영역(P)에는 PMOS 트랜지스터가 완성된다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명에 의하면, 게이트 전극 물질인 도전층 상부 및 양측벽에 실리콘막을 형성함으로써 도전층 하부의 폴리실리콘막에 도핑된 도펀트가 아웃 디퓨전 되는 현상을 억제할 수 있다. 따라서, 반도체 소자의 신뢰성을 향상시킬 수 있다.

Claims (21)

  1. 반도체 기판 상에 형성된 게이트 절연막;
    상기 게이트 절연막 상에 제1실리콘막, 도전층 및 제2실리콘막이 적층되어 형성된 게이트전극;
    상기 게이트전극 상부에 형성된 하드마스크; 및
    상기 게이트전극과 하드마스크의 적층구조를 둘러싸도록 상기 게이트 절연막 상에 형성된 제3실리콘막
    을 포함하는 반도체 소자.
  2. 제 1 항에 있어서,
    상기 제1,2 및 제3 실리콘막은 비결정 또는 결정체로 형성된 반도체 소자.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 제1,2 및 제3 실리콘막은 N형 또는 P형의 도펀트로 도핑된 반도체 소자.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 도전층은 금속 실리사이드층, 금속층 및 이들의 적층구조 중 어느 하나로 형성된 반도체 소자.
  5. 제 1 항 또는 제 2 항에 있어서,
    상기 제3실리콘막을 둘러싸도록 형성된 산화막과 상기 산화막의 양측벽에 형성된 스페이서를 더 포함하는 반도체 소자.
  6. 반도체 기판 상에 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막 상에 제1 실리콘막을 증착하는 단계;
    상기 제1 실리콘막 상에 도전층 및 제2 실리콘막을 증착하는 단계;
    상기 제2 실리콘막, 상기 도전층 및 상기 제1 실리콘막을 식각하여 상기 게이트 절연막 상에 게이트 전극을 형성하는 단계; 및
    상기 게이트 전극을 둘러싸도록 상기 게이트 절연막 상에 제3 실리콘막을 형성하는 단계
    를 포함하는 반도체 소자의 형성방법.
  7. 제 6 항에 있어서,
    상기 제1 내지 제3 실리콘막은 비결정 또는 결정체로 형성하는 반도체 소자의 형성방법.
  8. 제 6 항 또는 제 7 항에 있어서,
    상기 제1 실리콘막은 상기 제1 실리콘막의 증착공정과 인시튜로 N형 또는 P형의 도펀트를 주입하여 형성하는 반도체 소자의 형성방법.
  9. 제 6 항 또는 제 7 항에 있어서,
    상기 제2 및 제3 실리콘막은 300 내지 700℃의 온도에서 증착하는 반도체 소자의 형성방법.
  10. 제 9 항에 있어서,
    상기 제2 및 제3 실리콘막은 저압화학기상증착 또는 단원자층증착 방식을 이용하여 10 내지 500Å의 두께로 증착하는 반도체 소자의 형성방법.
  11. 제 6 항에 있어서,
    상기 도전층은 금속 실리사이드층, 금속층 및 이들의 적층구조 중 어느 하나로 형성하는 반도체 소자의 형성방법.
  12. 제 6 항 또는 제 11 항에 있어서,
    상기 도전층을 형성한 후, 상기 도전층 상에 하드마스크를 증착하는 단계를 더 포함하는 반도체 소자의 형성방법.
  13. 제 6 항에 있어서,
    상기 제3 실리콘막을 형성한 후, 상기 제3 실리콘막을 포함한 전체 구조 상부의 단차를 따라 산화막을 형성하는 단계를 더 포함하는 반도체 소자의 형성방법.
  14. 엔모스 소자가 형성될 제1 영역 및 피모스 소자가 형성될 제2 영역으로 정의된 반도체 기판을 제공하는 단계;
    상기 제1 및 제2 영역의 상기 기판 상에 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막 상에 제1 실리콘막을 증착하는 단계;
    상기 제1 영역의 상기 제1 실리콘막에 N형 도펀트를 주입하는 단계;
    상기 제2 영역의 상기 제1 실리콘막에 P형 도펀트를 주입하는 단계;
    도핑된 상기 제1 실리콘막 상에 도전층 및 제2 실리콘막을 증착하는 단계;
    상기 제2 실리콘막, 상기 도전층 및 상기 제1 실리콘막을 식각하여 상기 게이트 절연막 상에 게이트 전극을 형성하는 단계; 및
    상기 게이트 전극을 둘러싸도록 상기 게이트 절연막 상에 제3 실리콘막을 형성하는 단계
    를 포함하는 씨모스 소자의 제조방법.
  15. 제 14 항에 있어서,
    상기 제1 내지 제3 실리콘막은 비결정 또는 결정체로 형성하는 씨모스 소자의 제조방법.
  16. 제 14 항 또는 제 15 항에 있어서,
    상기 제1 실리콘막은 상기 제1 실리콘막의 증착공정과 인시튜로 N형 또는 P형의 도펀트를 주입하여 형성하는 씨모스 소자의 제조방법.
  17. 제 14 항 또는 제 15 항에 있어서,
    상기 제2 및 제3 실리콘막은 300 내지 700℃의 온도에서 증착하는 씨모스 소자의 제조방법.
  18. 제 17 항에 있어서,
    상기 제2 및 제3 실리콘막은 저압화학기상증착 또는 단원자층증착 방식을 이용하여 10 내지 500Å의 두께로 증착하는 씨모스 소자의 제조방법.
  19. 제 14 항에 있어서,
    상기 도전층은 금속 실리사이드층, 금속층 및 이들의 적층구조 중 어느 하나로 형성하는 씨모스 소자의 제조방법.
  20. 제 14 항 또는 제 19 항에 있어서,
    상기 도전층을 증착한 후 하드마스크를 증착하는 단계를 더 포함하는 씨모스 소자의 제조방법.
  21. 제 14 항에 있어서,
    상기 제3 실리콘막을 형성한 후, 상기 제3 실리콘막을 포함한 전체 구조 상부의 단차를 따라 산화막을 형성하는 단계를 더 포함하는 씨모스 소자의 제조방법.
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