KR100717769B1 - 보론의 외확산을 억제한 폴리실리콘게이트를 구비한반도체소자 및 그의 제조 방법 - Google Patents

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Abstract

듀얼폴리실리콘게이트 구조의 p+ 폴리실리콘게이트에서 보론이 게이트산화막 및 메탈전극쪽으로 외확산되는 것을 방지할 수 있는 폴리실리콘게이트를 구비한 반도체소자 및 그의 제조 방법을 제공하기 위한 것으로, 본 발명의 반도체소자는 NMOS 영역과 PMOS 영역이 정의된 반도체 기판, 상기 반도체 기판 상의 게이트절연막, 상기 PMOS 영역의 게이트절연막 상에 제1블록킹층, p형 도펀트가 주입된 p+ 폴리실리콘게이트, 제2블록킹층 및 메탈전극의 순서로 적층된 PMOSFET의 게이트, 및 상기 NMOS 영역의 게이트절연막 상에 n형 도펀트가 주입된 n+ 폴리실리콘게이트 및 메탈전극의 순서로 적층된 NMOSFET의 게이트를 포함하고, 이와 같이 본 발명은 p+ 폴리실리콘게이트의 상부와 하부에 모두 보론블록킹층을 형성해주므로써, p+ 폴리실리콘게이트 내의 보론이 게이트산화막 및 메탈전극쪽으로 외확산하는 것을 방지할 수 있는 효과가 있다.
폴리실리콘게이트, 듀얼폴리실리콘게이트, 메탈전극, 보론, 외확산

Description

보론의 외확산을 억제한 폴리실리콘게이트를 구비한 반도체소자 및 그의 제조 방법{SEMICONDUCTOR DEVICE WITH POLYSILICON GATE PREVENTED BORON OUT-DIFFUSION AND METHOD FOR MANUFACTURING THE SAME}
도 1은 종래기술에 따른 듀얼폴리실리콘게이트의 구조를 도시한 도면,
도 2는 본 발명의 제1실시예에 따른 듀얼폴리실리콘게이트를 갖는 반도체소자의 구조를 도시한 도면,
도 3a 내지 도 3e는 본 발명의 제1실시예에 따른 듀얼폴리실리콘게이트를 갖는 반도체소자의 제조 방법을 도시한 공정 단면도,
도 4는 본 발명의 제2실시예에 따른 듀얼폴리실리콘게이트를 갖는 반도체소자의 구조를 도시한 도면,
도 5a 내지 도 5e는 본 발명의 제2실시예에 따른 듀얼폴리실리콘게이트를 갖는 반도체소자의 제조 방법을 도시한 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명
21 : 반도체 기판 22 : 게이트산화막
24 : 제1보론블록킹층 25a : n+ 폴리실리콘게이트
25b : p+ 폴리실리콘게이트 26 : 비정질실리콘층
28 : 제2보론블록킹층 29 : 메탈전극
본 발명은 반도체 제조 기술에 관한 것으로, 특히 보론 외확산(Boron out-diffusion)을 억제한 폴리실리콘게이트를 구비한 반도체소자 및 그의 제조 방법에 관한 것이다.
DRAM 공정에서는 NMOS뿐만 아니라 PMOS에서도 n+ 폴리실리콘을 게이트전극으로 사용하고 있다. 그 결과, NMOS에서는 표면채널(surface channel)이 형성되지만, PMOS에서는 배리드채널(buried channel)이 형성된다. 여기서, 배리드 채널은 패턴사이즈가 작아지면 숏채널마진(short channel margin)의 열화 문제가 나타난다.
이를 해결하기 위해서는 NMOS에는 n+ 폴리실리콘게이트를, PMOS에는 p+ 폴리실리콘게이트를 형성하는 듀얼폴리실리콘게이트(Dual Polysilicon Gate; DPG) 공정을 사용하여야 한다.
도 1은 종래기술에 따른 듀얼폴리실리콘게이트의 구조를 도시한 도면이다.
도 1은 종래기술에 따른 듀얼폴리실리콘게이트를 구비한 반도체소자의 구조를 도시한 도면이다.
도 1에 도시된 바와 같이, NMOS 영역과 PMOS 영역이 정의된 반도체기판(11) 상에 게이트산화막(12)이 형성되고, NMOS 영역의 게이트산화막(12) 상에 n+ 폴리실리콘게이트(13), 텅스텐실리사이드층(WSix, 15) 및 게이트하드마스크층(16)의 순서로 적층된 NMOS의 게이트구조가 형성되고, PMOS 영역의 게이트산화막(12) 상에 p+ 폴리실리콘게이트(14), 텅스텐실리사이드층(WSix, 15) 및 게이트하드마스크층(16)의 순서로 적층된 PMOS의 게이트구조가 형성된다.
도 1에서, n+/p+ 폴리실리콘게이트(13/14)의 일함수를 조절하기 위해 폴리실리콘 내에 일정 도즈의 도펀트를 이온주입하게 되는데, n+ 폴리실리콘게이트(13)를 형성하기 위해서는 Ph 또는 As를 이온주입하고, p+ 폴리실리콘게이트(14)를 형성하기 위해서는 B 또는 BF2를 이온주입한다.
그러나, 종래기술은 p+ 폴리실리콘게이트(14) 내에 존재하는 보론(Boron)의 외확산(out-diffusion)으로 p+ 폴리실리콘게이트(14) 내의 도핑농도가 낮아져서 PDE(Polysilicon Depletion Effect)를 심화시키는 문제가 나타난다. 또한, 외확산된 보론이 게이트산화막(12)이나 반도체기판(11)으로 빠져나가('①' 참조) 문턱전압이동(Threshold voltage shift) 및 플랫밴드전압이동(Flatband voltage shift)을 일으키는 등의 트랜지스터특성 저하를 초래한다.
특히, 종래기술과 같이, 텅스텐실리사이드층/p+ 폴리실리콘게이트(15/14)의 스택을 형성하는 경우, 보론은 텅스텐실리사이드층(15) 내에서 더 안정하기 때문에 p+ 폴리실리콘게이트(14) 내에서 텅스텐실리사이드층(15)쪽으로 보론이 더 많이 빠져나가('②' 참조) PDE가 크게 일어나게 된다.
현재 보론 침투의 여러 경로중 p+ 폴리실리콘게이트(14)에서 게이트산화막(12)쪽으로 도펀트가 외확산되는 것은 플라즈마질화(Plasma nitridation) 공정으로 억제하고 있다. 게이트산화막(12) 표면을 플라즈마질화 공정을 통해 질화시키면, 게이트산화막(12) 표면의 질소가 Si-N(17)을 형성하여 p+ 폴리실리콘게이트(14)로부터 게이트산화막(12)쪽으로 보론이 침투하는 것을 막을 수 있다.
그결과, C-V 플롯(Capacitance Voltage plot)의 양의 이동(Positive shift)과 문턱전압변화와 같은 트랜지스터 특성 열화를 방지할 수 있다.
그러나, 아직까지 텅스텐실리사이드층(15)과 같이 p+ 폴리실리콘게이트 위에 형성되는 저저항 메탈전극 쪽으로 외확산되는 보론에 대한 적절한 대처 방법이 없는 실정이다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로, 듀얼폴리실리콘게이트 구조의 p+ 폴리실리콘게이트에서 보론이 게이트산화막 및 메탈전극쪽으로 외확산되는 것을 방지할 수 있는 폴리실리콘게이트를 구비한 반도체소자 및 그의 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 반도체소자는 반도체 기판; 상기 반도체 기판 상의 게이트절연막; 상기 게이트절연막 상의 제1블록킹층; 상기 제1블록킹층 상의 p형 도펀트가 주입된 폴리실리콘게이트; 상기 폴리실리콘게이트 상의 비정질실리콘층; 상기 비정질실리콘층 상의 제2블록킹층; 및 상기 제2블록킹층 상의 메탈전극을 포함하는 것을 특징으로 한다.
또한, 본 발명의 반도체소자는 NMOS 영역과 PMOS 영역이 정의된 반도체 기판, 상기 반도체 기판 상의 게이트절연막, 상기 PMOS 영역의 게이트절연막 상에 제1블록킹층, p형 도펀트가 주입된 p+ 폴리실리콘게이트, 제2블록킹층 및 메탈전극의 순서로 적층된 PMOSFET의 게이트, 및 상기 NMOS 영역의 게이트절연막 상에 n형 도펀트가 주입된 n+ 폴리실리콘게이트 및 메탈전극의 순서로 적층된 NMOSFET의 게이트를 포함하는 것을 특징으로 한다.
그리고, 본 발명의 반도체소자의 제조 방법은 반도체기판 상에 게이트절연막을 형성하는 단계; 상기 게이트절연막 표면 상에 제1블록킹층을 형성하는 단계; 상기 제1블록킹층 상에 p형 도펀트가 주입된 폴리실리콘게이트를 형성하는 단계; 상기 폴리실리콘게이트 상에 비정질실리콘층을 형성하는 단계; 상기 비정질실리콘층 표면을 질화시켜 제2블록킹층을 형성하는 단계; 및 상기 제2블록킹층 상에 메탈전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
또한, 본 발명의 반도체소자의 제조 방법은 NMOS 영역과 PMOS 영역이 정의된 반도체기판 상에 게이트절연막을 형성하는 단계, 상기 PMOS 영역의 게이트절연막 표면 상에 제1블록킹층을 형성하는 단계, 상기 제1블록킹층을 포함한 전면에 폴리실리콘층을 형성하는 단계, 상기 폴리실리콘층에 도펀트의 이온주입을 통해 상기 NMOS 영역과 PMOS 영역 상에 각각 n형 도펀트가 주입된 n+ 폴리실리콘게이트와 p형 도펀트가 주입된 p+ 폴리실리콘게이트를 형성하는 단계, 상기 p+ 폴리실리콘게이트 표면 상에 제2블록킹층을 형성하는 단계, 상기 제2블록킹층을 포함한 전면에 메탈 전극을 형성하는 단계, 및 게이트패터닝 공정을 진행하여 상기 NMOS 영역과 PMOS 영역에 각각 n+ 폴리실리콘게이트와 p+ 폴리실리콘게이트를 포함하는 게이트 구조를 형성하는 단계를 포함하는 것을 특징으로 하고, 상기 제2블록킹층을 형성하는 단계는 상기 p+ 폴리실리콘게이트 상에 비정질실리콘층을 형성하는 단계, 및 상기 비정질실리콘층 표면을 플라즈마질화 공정으로 질화시켜 상기 제2블록킹층을 형성하는 단계를 포함하는 것을 특징으로 하며, 상기 제2블록킹층을 형성하는 단계는 상기 폴리실리콘게이트 상에 상기 메탈전극과 동일한 메탈물질을 형성하는 단계, 및 상기 메탈물질을 플라즈마질화공정으로 상변화시켜 상기 제2블록킹층을 형성하는 단계를 포함하는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2는 본 발명의 제1실시예에 따른 듀얼폴리실리콘게이트를 갖는 반도체소자의 구조를 도시한 도면이다.
도 2에 도시된 바와 같이, NMOS 영역과 PMOS 영역이 정의된 반도체기판(21), 반도체기판(21) 상의 게이트산화막(22), NMOS 영역의 게이트절연막(22) 상에 형성되며 n형 도펀트가 주입되어 있는 n+ 폴리실리콘게이트(25a), PMOS 영역의 게이트산화막(22) 상에 형성되며 p형 도펀트가 주입되어 있는 p+ 폴리실리콘게이트(25b), n+/p+ 폴리실리콘게이트(25a, 25b) 상부에 각각 형성되는 메탈전극(29)과 게이트하드마스크층(29)의 적층, n+/p+ 폴리실리콘게이트(25a, 25b)와 메탈전극(29) 사이에 형성된 비정질실리콘층(26), p+ 폴리실리콘게이트(25b)와 게이트산화막(22) 사이에 형성된 제1보론블록킹층(24)과 p+ 폴리실리콘게이트(25b)와 메탈전극(29) 사이에 형성된 제2보론블록킹층(28)을 포함한다.
도 2에서, p+ 폴리실리콘게이트(25b)의 아래에 제1보론블록킹층(24)이 위치하고, p+ 폴리실리콘게이트(25b)의 위에 제2보론블록킹층(28)이 위치하므로써, p+ 폴리실리콘게이트(25b)내에 도핑되어 있는 p형 도펀트(예컨대, 보론)이 게이트산화막(22)쪽으로 외확산하는 것을 방지함과 동시에 메탈전극(29)으로 외확산하는 것을 방지한다.
상기 제1보론블록킹층(24)은 게이트산화막(22)의 표면을 플라즈마질화를 통해 질화시킨 절연 물질(SiON)이고, 제2보론블록킹층(28)은 비정질실리콘층(26)의 표면을 플라즈마질화를 통해 질화시킨 도전성 질소화합물(Si-N)이다.
그리고, 메탈전극(29)은 텅스텐(W), 텅스텐실리사이드(WSi), 코발트실리사이드(CoSi), 니켈실리사이드(NiSi), 티타늄실리사이드(TiSi), 하프늄실리사이드(HfSi) 또는 탄탈륨실리사이드(TaSi) 중에 선택된다.
도 3a 내지 도 3e는 본 발명의 제1실시예에 따른 듀얼폴리실리콘게이트를 갖는 반도체소자의 제조 방법을 도시한 공정 단면도이다.
도 3a에 도시된 바와 같이, NMOS 영역과 PMOS 영역의 정의된 반도체기판(21)상에 게이트산화막(22)을 형성한다.
이어서, 게이트산화막(22) 상에 감광막을 도포하고 노광 및 현상으로 패터닝하여 NMOS 영역은 덮고 PMOS 영역을 오픈시키는 마스크층(23)을 형성한다.
이어서, 마스크층(23)을 남겨둔 상태에서 후속 p+ 폴리실리콘게이트로부터 게이트산화막(22)으로 외확산하는 보론을 방지하기 위해 게이트산화막(22) 표면을 플라즈마질화를 통해 질화시킨다. 이때, 1차 플라즈마질화 공정은 p+ 폴리실리콘게이트가 형성될 PMOS 영역의 게이트산화막(22)의 표면에 진행하고, 이로써 PMOS 영역의 게이트산화막(22) 표면에는 제1보론블록킹층(24)이 형성된다.
도 3b에 도시된 바와 같이, 제1보론블록킹층(24)이 형성된 게이트산화막(22)을 포함한 전면에 폴리실리콘층을 형성하고, 폴리실리콘층에 대해 각각 이온주입을 진행하여 NMOS 영역 상부에 n+ 폴리실리콘게이트(25a)를 형성하고, PMOS 영역 상부에 p+ 폴리실리콘게이트(25b)을 형성한다.
먼저, n+ 폴리실리콘게이트(25a)을 형성하기 위해 폴리실리콘층 상부에 PMOS 영역을 덮는 마스크패턴을 형성한 후, 노출된 NMOS 영역의 폴리실리콘층에 5족 원소의 도펀트(또는 n형 도펀트)를 이온주입한다. 이때, 5족 원소의 도펀트는 인(Ph) 또는 비소(As) 중에서 선택되며, 이온주입시 에너지는 3keV∼50keV, 도즈량은 1E15∼1E16/cm2이다.
그리고, p+ 폴리실리콘게이트(25b)를 형성하기 위해 NMOS 영역을 덮는 마스크패턴을 형성한 후, 노출된 PMOS 영역의 폴리실리콘층에 3족 원소의 도펀트(또는 p형 도펀트)를 이온주입한다. 이때, 3족 원소의 도펀트는 보론(B), 불화보론(BF) 또는 이불화보론(BF2) 중에서 선택되며, 이온주입시 에너지는 2keV∼30keV, 도즈량은 1E15∼1E16/cm2이다.
상기한 n+ 폴리실리콘게이트(25a)와 p+ 폴리실리콘게이트(25b)를 형성하기 위한 마스크패턴은 각각 형성하고, 또한 이온주입 순서를 바꾸어 진행할 수도 있다.
도 3c에 도시된 바와 같이, n+ 폴리실리콘게이트(25a)와 p+ 폴리실리콘게이트(25b)를 포함한 전면에 비정질실리콘층(26)을 형성한다. 이때, 비정질실리콘층(25)은 1Å∼10Å 두께로 형성하며, 스텝커버리지(Step coverage)가 우수한 원자층증착법(ALD) 또는 화학기상증착법(CVD)을 이용하여 형성한다.
도 3d에 도시된 바와 같이, 전면에 감광막을 도포하고 노광 및 현상으로 패터닝하여 NMOS 영역을 덮고 PMOS 영역은 오픈시키는 마스크층(27)을 형성한 후, PMOS 영역에 대해 2차 플라즈마질화 공정을 진행하여 비정질실리콘층(26) 표면에 제2보론블록킹층(28)을 형성한다. 이때, 제2보론블록킹층(28)은 비정질실리콘층(26)의 실리콘원자와 플라즈마질화 공정 중의 질소가 결합한 질소화합물(Si-N)이다. 한편, 제2보론블록킹층(28)이 되는 실리콘에 질소가 함유되어 도전성을 갖는데 반해, 제1보론블록킹층(24)은 게이트산화막(22)의 표면을 질화시킨 것이므로 SiON 이 되어 절연성 물질이다.
위와 같은 2차 플라즈마질화공정이 비정질실리콘층(26)이 없는 상태에서 진행되는 경우에는 질소화합물(Si-N)은 물론 보론화합물(B-N)도 형성될 수 있는데, 이 보론화합물은 매우 안정적인 유전물질 중의 하나로 알려져 있고, 보론화합물이 p+ 폴리실리콘게이트(25b) 상부에 형성될 경우 게이트전극에 캐패시터가 만들어질 수 있으므로, p+ 폴리실리콘게이트(25b) 상부에 비정질실리콘층(26)을 형성하고 2 차 플라즈마질화 공정을 진행하여 비정질실리콘층(26)의 표면을 질화시키는 것이다.
따라서, PMOS 영역 상부에는 게이트산화막(22)쪽의 보론외확산을 방지하기 위한 제1보론블록킹층(24)과 후속 메탈전극쪽으로의 보론 외확산을 방지하기 위한 제2보론블록킹층(28)을 형성해주면서 보론화합물은 만들지 않는 것이다.
도 3e에 도시된 바와 같이, 마스크층(27)을 제거한 후에, 제2보론블록킹층(28)을 포함한 전면에 메탈전극(29)과 게이트하드마스크층(30)을 차례로 형성한다. 이때, 메탈전극(29)은 텅스텐실리사이드, 코발트실리사이드, 니켈실리사이드, 티타늄실리사이드, 하프늄실리사이드 또는 탄탈륨실리사이드 중에서 선택되는 어느 하나로 형성하고, 게이트하드마스크층(30)은 실리콘질화막으로 형성한다. 위와 같이, 메탈전극(29)을 n+/p+ 폴리실리콘게이트(25a/25b) 상부에 형성해주면 게이트의 시트저항을 낮춰 동작속도를 향상시키는 이점을 갖는다.
다음으로, 게이트패터닝 공정을 진행한다.
이러한 게이트패터닝 공정을 통해 NMOS 영역 상부에는 게이트산화막(22), n+ 폴리실리콘게이트(25a), 비정질실리콘층(26), 메탈전극(29) 및 게이트하드마스크층(30)의 순서로 적층된 NMOSFET의 게이트구조가 형성되고, PMOS 영역 상부에는 게이트산화막(22), 제1보론블록킹층(24), p+ 폴리실리콘게이트(25b), 비정질실리콘층(26), 제2보론블록킹층(28), 메탈전극(29) 및 게이트하드마스크층(30)의 순서로 적층된 PMOSFET의 게이트구조가 형성된다. 따라서, 듀얼폴리실리콘게이트 구조가 완성된다.
상술한 제1실시예에서는 p+ 폴리실리콘게이트(25b) 위에 제2보론블록킹층(38)을 형성하고, p+ 폴리실리콘게이트(25b)의 아래에 제1보론블록킹층(24)을 형성하므로써, p+ 폴리실리콘게이트(35b)에 도핑되어 있는 보론이 게이트산화막 및 메탈전극으로 외확산하는 것을 동시에 방지한다.
도 4는 본 발명의 제2실시예에 따른 듀얼폴리실리콘게이트를 갖는 반도체소자의 구조를 도시한 도면이다.
도 4에 도시된 바와 같이, NMOS 영역과 PMOS 영역이 정의된 반도체기판(31), 반도체기판(31) 상의 게이트산화막(32), NMOS 영역의 게이트산화막(32) 상에 형성되며 n형 도펀트가 주입되어 있는 n+ 폴리실리콘게이트(35a), PMOS 영역의 게이트산화막(32) 상에 형성되며 p형 도펀트가 주입되어 있는 p+ 폴리실리콘게이트(35b), n+/p+ 폴리실리콘게이트(35a, 35b) 상부에 각각 형성되는 메탈전극(36)과 게이트하드마스크층(38)의 적층을 포함하고, NMOS 영역의 메탈전극(36)은 제1메탈전극(36a)과 제2메탈전극(36c)으로 이루어지고, PMOS 영역의 메탈전극(36)은 제2보론블록킹층(36b)과 제2메탈전극(36c)으로 이루어지며, p+ 폴리실리콘게이트(35b)와 게이트산화막(32) 사이에 제1보론블록킹층(34)이 형성되어 있다.
도 4에서, p+ 폴리실리콘게이트(35b)의 아래에 제1보론블록킹층(34)이 위치하고, p+ 폴리실리콘게이트(35b)의 위에 제2보론블록킹층(36b)이 위치하므로써, p+ 폴리실리콘게이트(35b) 내에 도핑되어 있는 p형 도펀트(예컨대, 보론)이 게이트산화막(32)쪽으로 외확산하는 것을 방지함과 동시에 메탈전극(36)으로 외확산하는 것을 방지한다.
상기 제1보론블록킹층(34)은 게이트산화막(32)의 표면을 플라즈마질화를 통해 질화시킨 절연 물질(SiON)이고, 제2보론블록킹층(36b)은 제1메탈전극(36a)을 플라즈마질화를 통해 상변화시킨 도전성 질소화합물이다.
위와 같이, 제2실시예는, p+ 폴리실리콘게이트(35b) 위에 형성되는 메탈전극(36)의 일부를 제2보론블록킹층(36b)으로 변환시키므로써, p+ 폴리실리콘게이트(35b)의 하부와 상부에 각각 제1 및 제2보론블록킹층(34, 36b)을 형성하여 게이트산화막(32) 및 메탈전극(36)으로의 보론의 외확산을 동시에 방지한다.
제2실시예에서, 메탈전극(36)을 구성하는 제1메탈전극(36a)과 제2메탈전극(36c)은 동일 물질로서 텅스텐(W), 텅스텐실리사이드(WSi), 코발트실리사이드(CoSi), 니켈실리사이드(NiSi), 티타늄실리사이드(TiSi), 하프늄실리사이드(HfSi) 또는 탄탈륨실리사이드(TaSi) 중에 선택되고, 제2보론블록킹층(36b)은 W-N, W-Si-N, Co-Si-N, Ni-Si-N, Ti-Si-N, Hf-Si-N 또는 Ta-Si-N 중에 선택된다. 그리고, 제2보론블록킹층(36b)은 1Å∼3Å 두께이다.
도 5a 내지 도 5e는 본 발명의 제2실시예에 따른 듀얼폴리실리콘게이트를 갖는 반도체소자의 제조 방법을 도시한 공정 단면도이다.
도 5a에 도시된 바와 같이, NMOS 영역과 PMOS 영역의 정의된 반도체기판(31)상에 게이트산화막(32)을 형성한다.
이어서, 게이트산화막(32) 상에 감광막을 도포하고 노광 및 현상으로 패터닝하여 NMOS 영역은 덮고 PMOS 영역을 오픈시키는 마스크층(33)을 형성한다.
이어서, 마스크층(33)을 남겨둔 상태에서 후속 p+ 폴리실리콘게이트로부터 게이트산화막(32)으로 외확산하는 보론을 방지하기 위해 게이트산화막(32) 표면을 플라즈마질화를 통해 질화시킨다. 이때, 1차 플라즈마질화 공정은 p+ 폴리실리콘게이트가 형성될 PMOS 영역의 게이트산화막(32)의 표면에 진행하고, 이로써 PMOS 영역의 게이트산화막(32) 표면에는 제1보론블록킹층(34)이 형성된다.
도 5b에 도시된 바와 같이, 제1보론블록킹층(34)이 형성된 게이트산화막(32)을 포함한 전면에 폴리실리콘층을 형성하고, 폴리실리콘층에 대해 각각 이온주입을 진행하여 NMOS 영역 상부에 n+ 폴리실리콘게이트(35a)를 형성하고, PMOS 영역 상부에 p+ 폴리실리콘게이트(35b)을 형성한다.
먼저, n+ 폴리실리콘게이트(35a)을 형성하기 위해 폴리실리콘층 상부에 PMOS 영역을 덮는 마스크패턴을 형성한 후, 노출된 NMOS 영역의 폴리실리콘층에 5족 원소의 도펀트(또는 n형 도펀트)를 이온주입한다. 이때, 5족 원소의 도펀트는 인(Ph) 또는 비소(As) 중에서 선택되며, 이온주입시 에너지는 3keV∼50keV, 도즈량은 1E15∼1E16/cm2이다.
그리고, p+ 폴리실리콘게이트(35b)를 형성하기 위해 NMOS 영역을 덮는 마스크패턴을 형성한 후, 노출된 PMOS 영역의 폴리실리콘층에 3족 원소의 도펀트(또는 p형 도펀트)를 이온주입한다. 이때, 3족 원소의 도펀트는 보론(B), 불화보론(BF) 또는 이불화보론(BF2) 중에서 선택되며, 이온주입시 에너지는 2keV∼30keV, 도즈량은 1E15∼1E16/cm2이다.
상기한 n+ 폴리실리콘게이트(35a)와 p+ 폴리실리콘게이트(35b)를 형성하기 위한 마스크패턴은 각각 형성하고, 또한 이온주입 순서를 바꾸어 진행할 수도 있다.
도 5c에 도시된 바와 같이, n+ 폴리실리콘게이트(35a)와 p+ 폴리실리콘게이트(35b)를 포함한 전면에 메탈전극을 형성하는데, 이때 메탈전극은 설정된 두께의극히 일부만 형성한 것으로서, 이하 '제1메탈전극(36a)'이라 약칭하기로 하며, 후술하겠지만 제1메탈전극(36a)은 2차플라즈마질화 공정을 통해 제2보론블록킹층(36b)으로 상변화된다.
상기 제1메탈전극(36a)은 1Å∼3Å 두께로 형성하며, 스텝커버리지(Step coverage)가 우수한 원자층증착법(ALD) 또는 화학기상증착법(CVD)을 이용하여 형성한다. 그리고, 제1메탈전극(36a)은 텅스텐, 텅스텐실리사이드, 코발트실리사이드, 니켈실리사이드, 티타늄실리사이드, 하프늄실리사이드 또는 탄탈륨실리사이드 중에서 선택되는 메탈 또는 메탈실리사이드로 형성하는데, 이들 제1메탈전극(36a)은 질소(Nitrogen; N)와 결합(bonding)을 유지하는 물질이다.
도 5d에 도시된 바와 같이, 전면에 감광막을 도포하고 노광 및 현상으로 패터닝하여 NMOS 영역을 덮고 PMOS 영역은 오픈시키는 마스크층(37)을 형성한 후, PMOS 영역에 대해 2차 플라즈마질화 공정을 진행하여 제1메탈전극(36a)을 제2보론블록킹층(36b)으로 변환시킨다. 이때, 제2보론블록킹층(36b)은 제1메탈전극(36a)이 2차 플라즈마질화 공정 중의 질소와 결합한 질소화합물이다. 예컨대, 제1메탈전극(36a)이 텅스텐실리사이드로 형성한 경우에 제2블록킹층(36b)은 W-Si-N이 된다.
바람직하게, 제1메탈전극(36a)이 텅스텐(W), 텅스텐실리사이드(WSi), 코발트 실리사이드(CoSi), 니켈실리사이드(NiSi), 티타늄실리사이드(TiSi), 하프늄실리사이드(HfSi) 또는 탄탈륨실리사이드(TaSi) 중에 선택된다고 할 때, 제2보론블록킹층(36b)은 W-N, W-Si-N, Co-Si-N, Ni-Si-N, Ti-Si-N, Hf-Si-N 또는 Ta-Si-N 중에 선택된다.
한편, 제2보론블록킹층(36b)은 W-Si-N과 같이 도전성을 갖는데 반해, 제1보론블록킹층(34)은 게이트산화막(32)의 표면을 질화시킨 것이므로 SiON이 되어 절연성 물질이다.
따라서, PMOS 영역 상부에는 게이트산화막(32)쪽의 보론외확산을 방지하기 위한 제1보론블록킹층(34)과 후속 메탈전극쪽으로의 보론 외확산을 방지하기 위한 제2보론블록킹층(36c)을 형성해주는 것이다.
도 5e에 도시된 바와 같이, 마스크층(37)을 제거한 후에, 제2보론블록킹층(36b)을 포함한 전면에 제2메탈전극(36c)과 게이트하드마스크층(38)을 차례로 형성한다. 이때, 제2메탈전극(36c)은 제1메탈전극(36a)을 형성한 두께를 제외한 나머지 두께(100Å∼300Å)로 형성하는데, 텅스텐실리사이드, 코발트실리사이드, 니켈실리사이드, 티타늄실리사이드, 하프늄실리사이드 또는 탄탈륨실리사이드 중에서 선택되는 어느 하나로 형성하고, 게이트하드마스크층(38)은 실리콘질화막으로 형성한다. 위와 같이, 제2메탈전극(36c)을 n+/p+ 폴리실리콘게이트(35a/35b) 상부에 형성해주면 게이트의 시트저항을 낮춰 동작속도를 향상시키는 이점을 갖는다.
다음으로, 게이트패터닝 공정을 진행한다.
이러한 게이트패터닝 공정을 통해 NMOS 영역 상부에는 게이트산화막(32), n+ 폴리실리콘게이트(35a), 제1메탈전극(36a), 제2메탈전극 및 게이트하드마스크층(38)의 순서로 적층된 NMOSFET의 게이트구조가 형성되고, PMOS 영역 상부에는 게이트산화막(32), 제1보론블록킹층(34), p+ 폴리실리콘게이트(35b), 제2보론블록킹층(36b), 제2메탈전극(36c) 및 게이트하드마스크층(38)의 순서로 적층된 PMOSFET의 게이트구조가 형성된다. 따라서, 듀얼폴리실리콘게이트 구조가 완성된다.
상술한 제2실시예에서는 p+ 폴리실리콘게이트(35b) 위에 형성되는 메탈전극(36)의 일부를 제2보론블록킹층(36b)으로 변환시키므로써, p+ 폴리실리콘게이트(35b)의 하부와 상부에 각각 제1 및 제2보론블록킹층(34, 36b)을 형성하여 게이트산화막 및 메탈전극으로의 보론의 외확산을 동시에 방지한다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 듀얼폴리실리콘게이트를 갖는 반도체소자 제조시 p+ 폴리실리콘게이트의 상부와 하부에 모두 보론블록킹층을 형성해주므로써, p+ 폴리실리콘게이트 내의 보론이 게이트산화막 및 메탈전극쪽으로 외확산하는 것을 방지할 수 있는 효과가 있다.

Claims (32)

  1. 삭제
  2. 반도체 기판;
    상기 반도체 기판 상의 게이트절연막;
    상기 게이트절연막 상의 제1블록킹층;
    상기 제1블록킹층 상의 p형 도펀트가 주입된 폴리실리콘게이트;
    상기 폴리실리콘게이트 상의 비정질실리콘층
    상기 비정질실리콘층 상의 제2블록킹층; 및
    상기 제2블록킹층 상의 메탈전극
    을 포함하는 반도체소자.
  3. 제2항에 있어서,
    상기 제2블록킹층은,
    상기 비정질실리콘층의 표면을 플라즈마질화공정으로 질화시킨 도전성의 Si-N 질소화합물인 것을 특징으로 하는 반도체소자.
  4. 삭제
  5. 제2항에 있어서,
    상기 메탈전극은,
    텅스텐(W), 텅스텐실리사이드(WSi), 코발트실리사이드(CoSi), 니켈실리사이드(NiSi), 티타늄실리사이드(TiSi), 하프늄실리사이드(HfSi) 또는 탄탈륨실리사이드(TaSi) 중에 선택되는 것을 특징으로 하는 반도체소자.
  6. 삭제
  7. 제2항에 있어서,
    상기 제2블록킹층은,
    1Å∼3Å 두께인 것을 특징으로 하는 반도체소자.
  8. 제2항, 제3항, 제5항 또는 제7항 중 어느 한 항에 있어서,
    상기 제1블록킹층은, 상기 게이트절연막의 표면을 플라즈마질화 공정으로 질화시킨 SiON인 것을 특징으로 하는 반도체소자.
  9. NMOS 영역과 PMOS 영역이 정의된 반도체 기판;
    상기 반도체 기판 상의 게이트절연막;
    상기 PMOS 영역의 게이트절연막 상에 제1블록킹층, p형 도펀트가 주입된 p+ 폴리실리콘게이트, 제2블록킹층 및 메탈전극의 순서로 적층된 PMOSFET의 게이트; 및
    상기 NMOS 영역의 게이트절연막 상에 n형 도펀트가 주입된 n+ 폴리실리콘게이트 및 메탈전극의 순서로 적층된 NMOSFET의 게이트
    를 포함하는 반도체소자.
  10. 제9항에 있어서,
    상기 PMOSFET의 게이트는,
    상기 p+ 폴리실리콘게이트와 상기 제2블록킹층 사이에 형성된 비정질실리콘층을 더 포함하는 것을 특징으로 하는 반도체소자.
  11. 제10항에 있어서,
    상기 제2블록킹층은,
    상기 비정질실리콘층의 표면을 플라즈마질화공정으로 질화시킨 도전성의 Si-N 질소화합물인 것을 특징으로 하는 반도체소자.
  12. 제9항에 있어서,
    상기 PMOSFET의 게이트에서,
    상기 제2블록킹층은 상기 메탈전극과 동일한 물질을 플라즈마질화공정으로 질화시켜 상변화시킨 도전성 물질인 것을 특징으로 하는 반도체소자.
  13. 제12항에 있어서,
    상기 메탈전극은,
    텅스텐(W), 텅스텐실리사이드(WSi), 코발트실리사이드(CoSi), 니켈실리사이드(NiSi), 티타늄실리사이드(TiSi), 하프늄실리사이드(HfSi) 또는 탄탈륨실리사이드(TaSi) 중에 선택되는 것을 특징으로 하는 반도체소자.
  14. 제13항에 있어서,
    상기 제2블록킹층은,
    W-N, W-Si-N, Co-Si-N, Ni-Si-N, Ti-Si-N, Hf-Si-N 또는 Ta-Si-N 중에 선택되는 것을 특징으로 하는 반도체소자.
  15. 제12항에 있어서,
    상기 제2블록킹층은,
    1Å∼3Å 두께인 것을 특징으로 하는 반도체소자.
  16. 제9항 내지 제15항 중 어느 한 항에 있어서,
    상기 제1블록킹층은, 상기 게이트절연막의 표면을 플라즈마질화 공정으로 질화시킨 SiON인 것을 특징으로 하는 반도체소자.
  17. 반도체기판 상에 게이트절연막을 형성하는 단계;
    상기 게이트절연막 표면 상에 제1블록킹층을 형성하는 단계;
    상기 제1블록킹층 상에 p형 도펀트가 주입된 폴리실리콘게이트를 형성하는 단계;
    상기 폴리실리콘게이트 상에 비정질실리콘층을 형성하는 단계;
    상기 비정질실리콘층 표면을 질화시켜 제2블록킹층을 형성하는 단계; 및
    상기 제2블록킹층 상에 메탈전극을 형성하는 단계
    를 포함하는 반도체소자의 제조 방법.
  18. 제17항에 있어서,
    상기 비정질실리콘층 표면의 질화는, 플라즈마질화 공정으로 진행하는 반도체소자의 제조 방법.
  19. 제17항에 있어서,
    상기 비정질실리콘층은,
    원자층증착법(ALD) 또는 화학기상증착법(CVD)을 이용하여 1Å∼10Å 두께로 형성하는 것을 특징으로 하는 반도체소자의 제조 방법.
  20. 삭제
  21. 제17항에 있어서,
    상기 메탈전극은,
    텅스텐(W), 텅스텐실리사이드(WSi), 코발트실리사이드(CoSi), 니켈실리사이드(NiSi), 티타늄실리사이드(TiSi), 하프늄실리사이드(HfSi) 또는 탄탈륨실리사이드(TaSi) 중에 선택되는 어느 하나로 형성하는 것을 특징으로 하는 반도체소자의 제조 방법.
  22. 삭제
  23. 제21항에 있어서,
    상기 메탈전극은,
    원자층증착법(ALD) 또는 화학기상증착법(CVD)을 이용하여 1Å∼3Å 두께로 형성하는 것을 특징으로 하는 반도체소자의 제조 방법.
  24. 제17항, 제18항, 제19항, 제21항 또는 제23항 중 어느 한 항에 있어서,
    상기 제1블록킹층은,
    상기 게이트절연막의 표면을 플라즈마질화 공정으로 질화시켜 형성하는 것을 특징으로 하는 반도체소자의 제조 방법.
  25. NMOS 영역과 PMOS 영역이 정의된 반도체기판 상에 게이트절연막을 형성하는 단계;
    상기 PMOS 영역의 게이트절연막 표면 상에 제1블록킹층을 형성하는 단계;
    상기 제1블록킹층을 포함한 전면에 폴리실리콘층을 형성하는 단계;
    상기 폴리실리콘층에 도펀트의 이온주입을 통해 상기 NMOS 영역과 PMOS 영역 상에 각각 n형 도펀트가 주입된 n+ 폴리실리콘게이트와 p형 도펀트가 주입된 p+ 폴리실리콘게이트를 형성하는 단계;
    상기 p+ 폴리실리콘게이트 표면 상에 제2블록킹층을 형성하는 단계;
    상기 제2블록킹층을 포함한 전면에 메탈전극을 형성하는 단계; 및
    게이트패터닝 공정을 진행하여 상기 NMOS 영역과 PMOS 영역에 각각 n+ 폴리실리콘게이트와 p+ 폴리실리콘게이트를 포함하는 게이트 구조를 형성하는 단계
    를 포함하는 반도체소자의 제조 방법.
  26. 제25항에 있어서,
    상기 제2블록킹층을 형성하는 단계는,
    상기 p+ 폴리실리콘게이트 상에 비정질실리콘층을 형성하는 단계; 및
    상기 비정질실리콘층 표면을 플라즈마질화 공정으로 질화시켜 상기 제2블록킹층을 형성하는 단계
    를 포함하는 것을 특징으로 하는 반도체소자의 제조 방법.
  27. 제26항에 있어서,
    상기 비정질실리콘층은,
    원자층증착법(ALD) 또는 화학기상증착법(CVD)을 이용하여 1Å∼10Å 두께로 형성하는 것을 특징으로 하는 반도체소자의 제조 방법.
  28. 제25항에 있어서,
    상기 제2블록킹층을 형성하는 단계는,
    상기 폴리실리콘게이트 상에 상기 메탈전극과 동일한 메탈물질을 형성하는 단계; 및
    상기 메탈물질을 플라즈마질화공정으로 상변화시켜 상기 제2블록킹층을 형성하는 단계
    를 포함하는 것을 특징으로 하는 반도체소자의 제조 방법.
  29. 제28항에 있어서,
    상기 메탈물질은,
    텅스텐(W), 텅스텐실리사이드(WSi), 코발트실리사이드(CoSi), 니켈실리사이 드(NiSi), 티타늄실리사이드(TiSi), 하프늄실리사이드(HfSi) 또는 탄탈륨실리사이드(TaSi) 중에 선택되는 어느 하나로 형성하는 것을 특징으로 하는 반도체소자의 제조 방법.
  30. 제29항에 있어서,
    상기 제2블록킹층은,
    W-N, W-Si-N, Co-Si-N, Ni-Si-N, Ti-Si-N, Hf-Si-N 또는 Ta-Si-N 중에 선택되는 어느 하나로 형성하는 것을 특징으로 하는 반도체소자의 제조 방법.
  31. 제29항에 있어서,
    상기 메탈물질은,
    원자층증착법(ALD) 또는 화학기상증착법(CVD)을 이용하여 1Å∼3Å 두께로 형성하는 것을 특징으로 하는 반도체소자의 제조 방법.
  32. 제25항 내지 제31항 중 어느 한 항에 있어서,
    상기 제1블록킹층은,
    상기 게이트절연막의 표면을 플라즈마질화 공정으로 질화시켜 형성하는 것을 특징으로 하는 반도체소자의 제조 방법.
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