KR20040004835A - 지아이디엘（ｇｉｄｌ）효과를 억제할 수 있는 반도체소자의 제조 방법 - Google Patents

Abstract

GIDL 효과를 억제할 수 있는 반도체 소자의 제조방법을 제공한다. 본 발명은 반도체 기판 상에 게이트 산화막, 불순물 침투 방지막, 폴리실리콘 게이트, 금속 실리사이드 게이트 및 캡핑막으로 구성한 게이트 스택 패턴을 형성한다. 이어서, 상기 불순물 침투 방지막을 습식 식각하여 상기 폴리실리콘 게이트의 하부 에지 부분에 리세스를 형성한다. 계속하여, 상기 리세스가 형성된 반도체 기판을 산화시켜 상기 리세스에 산화막을 형성하여 상기 폴리실리콘 게이트 하부의 에지 부분의 게이트 산화막 두께를 증가시킨다. 이에 따라, 리세스 부분에 형성된 산화막은 폴리실리콘 게이트 하부의 에지부에 국부적으로 게이트 산화막의 두께를 증가시켜 GIDL 효과를 억제할 수 있다.

Description

지아이디엘（ＧＩＤＬ）효과를 억제할 수 있는 반도체 소자의 제조 방법{Fabrication method of semiconductor device for reducing GIDL effect}

본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는 GIDL 효과를 억제할 수 있는 반도체 소자의 제조방법에 관한 것이다.

종래의 게이트 형성시 게이트 하부의 에지(edge)에 게이트 산화막의 두께가 얇아지는 현상이 발생하면 게이트에 음의 바이어스를 걸어주고, N형 드레인에 플러그 바이어스를 가해주면 N형 드레인에 게이트 하부의 표면쪽으로 디플리션층(depletion layer)이 형성되면서 밴드가 변하게 된다. 게이트에 인가하는 음의 전압의 절대치가 커지면 커질수록 밴드는 더 많이 휘면서 디플리션(depletion)이 증가한다. 이에 의해서 게이트와 드레인 사이에 고전계가걸리게 되므로 직접적인 터널링(direct tunneling)에 의한 전류(current)가 증가하는 GIDL(gate induced drain lowering) 효과가 발생한다.

이와 같은 GIDL 효과를 개선하기 위해 게이트 패턴 형성을 위한 게이트 식각후 생긴 게이트 하부의 에지 부분의 게이트 산화막의 식각 손상을 보상하기 위해 산화 공정을 실시한다. 그러나 고집적 반도체 소자에서 사용되는 이중 게이트 전극 구조에서는 폴리실리콘 게이트에 포함된 보론의 침투(penetration)현상을 방지하기 위하여 게이트 산화막 상에 실리콘 질화막을 형성한다. 이렇게 될 경우, 상기 식각 손상을 보상하기 위한 산화 공정을 실시하더라도 게이트 에지 하부에 형성된 게이트 산화막의 식각 손상을 보상하는 것은 불가능하게 된다.

따라서, 본 발명이 이루고자 하는 기술적 과제는 이중 게이트 구조에서 폴리실리콘 게이트 하부의 에지의 게이트 산화막의 식각 손상을 보상하여 GIDL 효과를 억제할 수 있는 반도체 소자의 제조방법을 제공하는 데 있다.

도 1 내지 도 4는 본 발명에 따라 GIDL 효과를 억제할 수 있는 반도체 소자의 제조방법을 설명하기 위하여 도시한 단면도들이다.

도 5는 본 발명에 의해 제조된 반도체 소자의 GIDL 효과를 억제를 설명하기 위해 단면도이다.

상기 기술적 과제를 달성하기 위하여, 본 발명은 반도체 기판 상에 게이트 산화막, 불순물 침투 방지막, 폴리실리콘 게이트, 금속 실리사이드 게이트 및 캡핑막으로 구성한 게이트 스택 패턴을 형성한다. 이어서, 상기 불순물 침투 방지막을 습식 식각하여 상기 폴리실리콘 게이트의 하부 에지 부분에 리세스를 형성한다. 계속하여, 상기 리세스가 형성된 반도체 기판을 산화시켜 상기 리세스에 산화막을 형성하여 상기 폴리실리콘 게이트 하부의 에지 부분의 게이트 산화막 두께를 증가시킨다.

상기 리세스는 인산을 포함한 식각 용액으로 식각하여 형성하는 것이 바람직하다. 상기 리세스의 형성은 50??~150??의 저온에서 수행하여 폴리실리콘 게이트 및 금속 실리사이드 게이트의 측벽을 보호하는 것이 바람직하다. 상기 불순물 침투 방지막은 실리콘 질화막을 이용하여 형성할 수 있다.

이상과 같은 본 발명의 반도체 소자의 제조방법은 게이트 산화막 상에 양측부에 리세스를 갖는 불순물 침투 방지막 패턴을 형성한 후 산화 공정을 실시하여 국부적으로 리세스에 산화막을 형성한다. 이에 따라, 리세스 부분에 형성된 산화막은 폴리실리콘 게이트 하부의 에지부에 국부적으로 게이트 산화막의 두께를 증가시켜 GIDL 효과를 억제할 수 있다.

이하, 첨부도면을 참조하여 본 발명의 실시예를 상세히 설명한다. 그러나, 다음에 예시하는 본 발명의 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 본 발명의 실시예는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되어지는 것이다. 도면에서 막 또는 영역들의 크기 또는 두께는 명세서의 명확성을 위하여 과장되어진 것이다. 또한, 어떤 막이 다른 막 또는 기판의 "위(상)"에 있다라고 기재된 경우, 상기 어떤 막이 상기 다른 막의 위에 직접 존재할 수도 있고, 그 사이에 제3의 다른 막이 개재될 수도 있다.

도 1 내지 도 4는 본 발명에 따라 GIDL 효과를 억제할 수 있는 반도체 소자의 제조방법을 설명하기 위하여 도시한 단면도들이다.

도 1은 게이트 스택을 형성하는 단계를 나타낸다.

구체적으로, 반도체 기판(11), 예컨대 실리콘 기판 상에 게이트 산화막(13)을 형성한다. 상기 게이트 산화막(13) 상에 불순물 침투 방지막(15)을 형성한다. 상기 불순물 침투 방지막(15)은 후속공정에서 형성된 폴리실리콘 게이트의 불순물, 예컨대 보론이 게이트 산화막(13)으로 침투하는 것을 방지하기 위하여 형성한다. 상기 불순물 침투 방지막(15)은 실리콘 질화막으로 형성한다. 상기 불순물 침투 방지막(15)은 ALD(atomic layer deposition)법을 이용하여 형성할 수 있다.

계속하여, 상기 불순물 침투 방지막(15) 상에 불순물이 도핑된 폴리실리콘막(17) 및 금속 실리사이드막(19), 에컨대 텅스텐 실리사이드막을 형성한다. 상기 불순물이 도핑된 폴리실리콘막(17) 및 금속 실리사이드막(19)은 후속에서 이중 게이트가 되는 부분이다. 상기 금속 실리사이드막(19) 상에 캡핑막(21)을 형성한다. 상기 캡핑막(21)은 실리콘 질화막으로 형성한다. 결과적으로, 반도체 기판(11) 상에 게이트 산화막(13), 불순물 침투 방지막(15), 불순물이 도핑된 폴리실리콘막(17), 금속 실리사이드막(19), 캡핑막(21)이 순차적으로 적층된 게이트 스택이 형성된다.

다음에, 상기 캡핑막(21) 상에 포토레지스트 패턴(23)을 형성한다. 상기 포토레지스트 패턴(23)은 도 2에서 게이트 스택 패턴을 형성하기 위한 식각 마스크 패턴 역할을 수행한다.

도 2는 게이트 스택 패턴을 형성하는 단계를 나타낸다.

구체적으로, 상기 포토레지스트 패턴(23)을 식각 마스크로 하여 캡핑막(21),금속 실리사이드막(19), 불순물이 도핑된 폴리실리콘막(17), 불순물 침투 방지막(15) 및 게이트 산화막(13)을 순차적으로 식각한다. 이렇게 되면, 반도체 기판(11) 상에 게이트 산화막 패턴(13a), 불순물 침투 방지막 패턴(15a), 폴리실리콘 게이트(17a), 금속 실리사이드 게이트(19a) 및 캡핑막 패턴(21a)으로 구성된 게이트 스택 패턴이 형성된다. 결과적으로, 게이트 산화막 패턴(13a) 및 불순물 침투 방지막 패턴(15a)은 실질적으로 게이트 절연막 역할을 수행하며, 상기 폴리실리콘 게이트(17a) 및 금속 실리사이드 게이트(19a)는 실질적으로 이중 게이트 역할을 수행한다.

도 3은 불순물 침투 방지막 패턴(15a)에 리세스를 형성하는 단계를 나타낸다.

구체적으로, 습식 식각(wet etch) 공정을 이용하여 상기 불순물 침투 방지막 패턴(15a)을 식각하여 양측부에 화살표로 표시한 바와 같이 리세스(recess)를 형성한다. 상기 불순물 침투 방지막 패턴(15a)의 양측부에 리세스를 형성하는 습식 식각 공정은 인산 용액(H₃PO₄) 포함한 식각용액을 이용하여 수행하고, 폴리실리콘 게이트(17a)와 금속 실리사이드 게이트(19a)의 양측벽의 손상을 최소화하기 위하여 식각 용액의 온도는 50??~150??의 저온에서 수행한다.

도 4는 게이트 스택 패턴을 산화시키는 단계를 나타낸다.

구체적으로, 게이트 산화막 패턴(13a), 불순물 침투 방지막 패턴(15a), 폴리실리콘 게이트(17a), 금속 실리사이드 게이트(19a) 및 캡핑막 패턴(21a)으로 구성된 게이트 스택 패턴이 형성된 반도체 기판(11)을 산화시켜 산화막(23)을 형성한다. 다시 말해, 게이트 스택 패턴을 산화시켜 상기 리세스 부분, 상기 폴리실리콘 게이트(17a), 금속 실리사이드 게이트(19a) 및 캡핑막(21)의 양측벽 및 표면 상에 산화막(23)을 형성한다. 특히, 리세스 부분에도 산화막(23)이 형성된다. 상기 산화막(23)은 후술하는 바와 같이 폴리실리콘 게이트(17a) 하부의 에지부에 국부적으로 게이트 산화막의 두께를 증가시켜 GIDL 효과를 억제한다.

도 5는 본 발명에 의해 제조된 반도체 소자의 GIDL 효과를 억제를 설명하기 위해 단면도이다. 도 5에서, 도 1 내지 도 4와 동일한 참조번호는 동일한 부재를 나타낸다.

구체적으로, 도 4에서 도시한 바와 같이 게이트 스택 패턴이 형성된 반도체 기판(11)의 산화 공정 진행으로 인해 폴리실리콘 게이트(17a)의 하부 에지 영역, 즉 리세스 영역에 산화막(23)이 형성된다. 이에 따라, 실질적으로 폴리실리콘 게이트(17a) 하부의 에지부의 게이트 산화막 패턴(13a)의 두께를 국부적으로 증가시킨다. 이렇게 되면, E(전계 강도) = V(인가전압)/tox(게이트 산화막 패턴 두께)의 식으로부터 유추할 수 있듯이 반도체 소자 작동시 수직 전계 강도를 감소시킬 수 있다. 결과적으로, 수직 전계 강도가 감소되면 폴리실리콘 게이트(17a) 하부의 에지부의 수직 전계 집중에 따라 도 5의 화살표 및 참조 번호 25로 표시한 바와 같이 이중 게이트와 드레인(27)간의 직접적인 터널링(direct tunneling)에 의한 GIDL 효과를 억제할 수 있다.

상술한 바와 같이 본 발명의 반도체 소자의 제조방법은 게이트 산화막 상에양측부에 리세스를 갖는 불순물 침투 방지막 패턴을 형성한 후 산화 공정을 실시하여 국부적으로 리세스에 산화막을 형성한다. 이에 따라, 리세스 부분에 형성된 산화막은 폴리실리콘 게이트 하부의 에지부에 국부적으로 게이트 산화막의 두께를 증가시켜 GIDL 효과를 억제한다.

Claims (4)

1. 반도체 기판 상에 게이트 산화막, 불순물 침투 방지막, 폴리실리콘 게이트, 금속 실리사이드 게이트 및 캡핑막으로 구성한 게이트 스택 패턴을 형성하는 단계;

   상기 불순물 침투 방지막을 습식 식각하여 상기 폴리실리콘 게이트의 하부 에지 부분에 리세스를 형성하는 단계; 및

   상기 리세스가 형성된 반도체 기판을 산화시켜 상기 리세스에 산화막을 형성하여 상기 폴리실리콘 게이트 하부의 에지 부분의 게이트 산화막 두께를 증가시키는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 제조방법.
2. 제1항에 있어서, 상기 리세스는 인산을 포함한 식각 용액으로 식각하여 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
3. 제1항에 있어서, 상기 리세스의 형성은 50??~150??의 저온에서 수행하여 폴리실리콘 게이트 및 금속 실리사이드 게이트의 측벽을 보호하는 것을 특징으로 하는 반도체 소자의 제조방법.
4. 제1항에 있어서, 상기 불순물 침투 방지막은 실리콘 질화막을 이용하여 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.