KR100680966B1 - 반도체 소자의 게이트 형성방법 - Google Patents

반도체 소자의 게이트 형성방법 Download PDF

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Abstract

본 발명은 반도체 소자의 게이트 형성방법을 개시한다. 개시된 본 발명의 반도체 소자의 게이트 형성방법은, 액티브영역을 한정하는 소자분리막이 구비된 반도체기판을 제공하는 단계와, 상기 기판 액티브영역의 게이트 형성영역을 리세스하여 홈을 형성하는 단계와, 상기 홈을 포함한 기판 전면 상에 게이트용 절연막, 폴리실리콘막, 확산방지용 텅스텐질화막 및 텅스텐막을 차례로 형성하는 단계와, 상기 텅스텐막과 확산방지용 텅스텐질화막 및 일부 두께의 폴리실리콘막을 게이트 형태로 식각하는 단계와, 상기 기판 결과물 상에 하드마스크용 질화막을 형성하는 단계와, 상기 하드마스크용 질화막을 식각하여 식각된 폴리실리콘막, 확산방지용 텅스텐질화막 및 텅스텐막을 감싸는 형태의 하드마스크를 형성하는 단계와, 상기 하드마스크를 이용해서 폴리실리콘막을 식각하는 단계와, 상기 단계까지의 기판 결과물에 대해 식각 결함이 회복되도록 선택적 산화 공정을 수행하는 단계를 포함한다. 본 발명에 따르면, 폴리실리콘/텅스텐 전극을 갖는 반도체 소자의 게이트 형성시, 텅스텐막과 텅스텐질화막 및 일부 두께의 폴리실리콘막으로 이루어진 게이트 전극이 하드마스크 질화막에 의해 봉합(sealing)되도록 함으로써, 텅스텐질화막/폴리실리콘막 계면에서의 유전막 발생이 억제되고, 아울러, 하드마스크 질화막의 응력이 완화되어, 소자의 동작 속도를 향상시킬 수 있다.

Description

반도체 소자의 게이트 형성방법{METHOD FOR FORMING GATE OF SEMICONDUCTOR DEVICE}
도 1a 내지 도 1c는 종래 기술에 따른 반도체 소자의 게이트 형성방법을 설명하기 위한 각 공정별 단면도.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 반도체 소자의 게이트 형성방법을 설명하기 위한 각 공정별 단면도.
도 3은 본 발명의 다른 실시예에 따른 반도체 소자의 게이트 형성방법을 설명하기 위한 단면도.
(도면의 주요 부분에 대한 부호의 설명)
21 : 반도체기판 22 : 소자분리막
23 : 게이트용 절연막 24 : 폴리실리콘막
25 : 확산방지용 텅스텐질화막 26 : 텅스텐막
27 : 하드마스크 질화막 28 : 산화막
30 : 게이트 100 : 제1감광막패턴
200 : 제2감광막패턴
본 발명은 반도체 소자의 게이트 형성방법에 관한 것으로, 보다 상세하게는, 폴리실리콘/텅스텐 전극을 갖는 리세스 게이트 형성방법에 관한 것이다.
주지된 바와 같이, 모스팻(MOSFET) 소자의 게이트는 통상 폴리실리콘으로 형성되어져 왔다. 이것은 상기 폴리실리콘이 고융점, 박막 형성의 용이성, 라인 패턴의 용이성, 산화 분위기에 대한 안정성, 및 평탄한 표면 형성 등과 같은 게이트로서 요구되는 물성을 충분히 만족시키기 때문이다. 또한, 실제 모스팻 소자에 있어서, 폴리실리콘 게이트는 인(P), 비소(As) 및 붕소(B) 등의 도펀트(dopant)를 함유함으로써, 낮은 저항값을 구현하고 있다.
그러나, 반도체 소자의 집적도가 증가함에 따라, 게이트의 선폭, 게이트 절연막의 두께, 접합 깊이 등의 변수값이 감소됨으로써, 상기한 폴리실리콘으로는 미세 선폭 상에서 요구하는 저저항을 구현하는데 그 한계를 나타내게 되었다.
따라서, 고집적 소자에 적용 가능한 게이트 전극용 물질에 대한 다각적인 연구가 진행되고 있으며, 한 예로서, 폴리실리콘과 텅스텐의 적층 구조로 이루어진 게이트 전극이 제안되었다.
상기 텅스텐은 미세 선폭으로도 낮은 저항을 구현할 수 있는 금속물질로서, 고집적화에 따른 워드라인(Word Line) 신호지연(RC delay) 문제를 개선할 수 있어, 차세대 고집적 소자에 적용할 수 있는 전극물질로 주목 받고 있다.
한편, 고집적 모스펫(MOSFET) 소자의 디자인 룰이 100nm급 기술로 급격히 감소함에 따라 그에 대응하는 셀 트랜지스터의 채널 길이도 매우 감소되는 실정이고, 이로 인해, 기존의 플래너(planer) 채널 구조를 갖는 트랜지스터의 구조에서는 단채널 효과 및 리프레쉬 특성 열화 등의 문제가 발생한다. 이에 따라, 유효 채널 길이(effective channel length)를 확보할 수 있는 다양한 형태의 리세스 채널(recess channel)을 갖는 모스펫 소자의 구현에 대한 아이디어 및 실제 공정개발 연구가 활발히 진행되고 있다.
도 1a 내지 도 1c는 종래 기술에 따른 폴리실리콘/텅스텐 전극을 갖는 리세스 게이트 형성방법을 설명하기 위한 각 공정별 단면도로서, 이를 설명하면 다음과 같다.
먼저, 도 1a에 도시된 바와 같이, 액티브영역을 한정하는 소자분리막(2)이 구비된 반도체기판(1) 상에 감광막패턴(미도시)을 형성한 후, 상기 감광막패턴을 식각장벽으로로 이용하여 기판(1) 액티브영역의 일부를 리세스한다.
그런다음, 감광막 패턴(미도시)을 제거한 상태에서, 상기 리세스된 액티브영역을 포함한 기판(1) 결과물 전면 상에 게이트용 산화막(3), 폴리실리콘막(4), 텅스텐질화막(5), 텅스텐막(6)을 차례로 형성한다. 이때, 상기 텅스텐질화막(5)은 확산방지막으로서, 폴리실리콘막(4)으로부터 도펀트와 실리콘이 확산되는 것을 방지하는 역할을 한다.
다음으로, 상기 텅스텐막(6) 상에 하드마스크 질화막(7)을 형성하고, 상기 하드마스크 질화막(7)을 패터닝하여 하드마스크 질화막 패턴을 형성한다.
도 1b를 참조하면, 상기 하드마스크 질화막 패턴을 식각장벽으로 이용해서 상기 막들(6, 5, 4, 3)을 순차로 식각하여 게이트(10)를 형성한다.
도 1c를 참조하면, 게이트(10)를 형성하기 위한 식각 공정에서 기인한 결함(damage), 곧, 게이트(10) 및 게이트 산화막(2)에 발생한 결함이 회복되도록, 그리고, 후속공정에서 수행될 저도핑 드레인(Lightly Doped Drain : 이하, LDD) 이온주입에 의한 결함이 방지되도록, 상기 게이트(10)가 형성된 반도체기판(1)을 산화 분위기에서 열처리한다.
이때, 상기 열처리 공정은 텅스텐막(6)이 산화되는 것이 방지되도록, 실리콘만을 산화시키는 선택적 산화(Selective Oxidation) 공정으로 수행하며, 상기 선택적 산화 공정의 결과, 반도체기판(1)의 표면과 게이트용 산화막(3) 및 폴리실리콘막(4)의 측벽에 산화막(8)이 형성된다.
이후, 도시하지는 않았으나, 상기 결과물의 상부에 화학기상증착법(Chemical Vapor Deposition : 이하, CVD)으로 절연막을 증착하고, 그런다음, 상기 절연막을 건식 식각하여 스페이서를 형성한다. 계속해서, 공지된 일련의 후속 공정을 차례로 진행하여 반도체 소자를 제조한다.
그러나, 종래 기술에 따른 게이트 형성방법에는, 상기 선택적 산화(Selective Oxidation) 공정시 확산방지막으로 사용한 텅스텐질화막(5)이 폴리실리콘막(4)과 반응하여 SiNx막과 SiON막을 형성시킨다는 문제점이 있다. 상기 SiNx막과 SiON막들은 게이트 전극의 저항을 높여 워드라인(Word Line) 신호 지연(RC delay) 현상을 유발하고, 이에 따라, 소자의 동작 속도가 저하되는 문제점이 발생한다.
또한, 종래 기술에서는 하드마스크 질화막(7)의 응력(stress)을 하드마스크 질화막(7)과 접하는 텅스텐막(6)이 적절히 완화시키지 못하므로, 상기 하드마스크 질화막(7)의 응력이 폴리실리콘막(4)과 게이트용 산화막(3)까지 영향을 미치게 된다. 이로 인해, 폴리실리콘막(4)과 게이트용 산화막(3) 계면에 결함(Void)이 발생하게 되고, SILC(Stress Induced Leakage Current) 및 DIT(Density of Interface Trap)등이 증가하여 게이트의 특성이 열화되며, 소자의 동작 속도가 저하된다.
상기 문제점들은 저저항을 구현할 수 있는 폴리실리콘/텅스텐 전극물질의 실제적인 적용을 가로막는 문제점으로서, 차세대 고속 소자의 개발을 위해서는 반드시 해결되어야 하는 문제들이다.
따라서, 본 발명은 상기와 같은 종래의 제반 문제점들을 해결하기 위해 안출된 것으로서, 폴리실리콘/텅스텐 전극을 갖는 리세스 게이트 형성시, 하드마스크 질화막과 텅스텐막 사이의 응력을 완화시키고, 아울러, 선택적 산화 공정에서 텅스텐질화막과 폴리실리콘막 계면의 유전막 발생을 억제시킬 수 있는 반도체 소자의 제조방법을 제공함에 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 게이트 형성방법은, 액티브영역을 한정하는 소자분리막이 구비된 반도체기판을 제공하는 단계; 상기 기판 액티브영역의 게이트 형성영역을 리세스하여 홈을 형성하는 단계; 상기 홈을 포함한 기판 전면 상에 게이트용 절연막, 폴리실리콘막, 확산방지용 텅스텐질화막 및 텅스텐막을 차례로 형성하는 단계; 상기 텅스텐막과 확산방지용 텅스텐질 화막 및 일부 두께의 폴리실리콘막을 게이트 형태로 식각하는 단계; 상기 기판 결과물 상에 하드마스크용 질화막을 형성하는 단계; 상기 하드마스크용 질화막을 식각하여 식각된 폴리실리콘막, 확산방지용 텅스텐질화막 및 텅스텐막을 감싸는 형태의 하드마스크를 형성하는 단계; 상기 하드마스크를 이용해서 폴리실리콘막을 식각하는 단계; 및 상기 단계까지의 기판 결과물에 대해 식각 결함이 회복되도록 선택적 산화 공정을 수행하는 단계를 포함한다.
여기서, 상기 게이트용 절연막은 30∼50Å 두께로 형성하고, 상기 폴리실리콘막은 800∼1000Å 두께로 형성하고, 상기 확산방지용 텅스텐질화막은 50∼100Å 두께로 형성하고, 상기 텅스텐막은 400∼700Å 두께로 형성하고, 상기 하드마스크 질화막은 2000∼2500Å 두께로 형성한다.
한편, 상기 일부 두께의 폴리실리콘막을 게이트 형태로 식각하는 단계는 폴리실리콘막이 100∼200Å 식각되도록 수행한다.
그리고, 상기 선택적 산화 공정은 기판 표면과 게이트용 절연막 및 폴리실리콘막 측면에 25∼30Å 두께의 산화막이 성장되도록 수행한다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 반도체 소자의 게이트 형성방법을 설명하기 위한 공정별 단면도이다.
먼저, 도 2a에 도시된 바와 같이, 액티브영역을 한정하는 소자분리막(22)이 구비된 반도체기판(21) 상에 감광막패턴(미도시)을 형성한 후, 상기 감광막패턴을 식각장벽으로로 이용하여 기판(21) 액티브영역의 일부를 리세스한다.
그런다음, 상기 감광막 패턴(미도시)을 제거한 상태에서, 상기 리세스된 액티브영역을 포함한 기판(21) 결과물 전면 상에 산화막 재질의 게이트용 절연막(23)을 형성하고, 이어서, 상기 게이트용 절연막(23) 상에 폴리실리콘막(24), 확산방지용 텅스텐질화막(25) 및 텅스텐막(26)을 차례로 형성한다.
여기서, 상기 상기 게이트용 절연막(23)은 30∼50Å 두께로 형성하고, 상기 폴리실리콘막(24)은 800∼1000Å 두께로 형성하고, 상기 확산방지용 텅스텐질화막(25)은 50∼100Å 두께로 형성하고, 상기 텅스텐막(26)은 400∼700Å 두께로 형성한다.
다음으로, 상기 텅스텐막(26) 상에 제1폭을 갖는 제1감광막패턴(100)을 형성한다.
도 2b를 참조하면, 상기 제1감광막패턴(100)을 식각장벽으로 이용해서 상기 텅스텐막(26), 확산방지용 텅스텐질화막(25) 및 일부 두께의 폴리실리콘막(24)을 게이트 형태로 식각한다.
여기서, 상기 일부 두께의 폴리실리콘막(24)을 식각하는 단계는 폴리실리콘막(24)이 100∼200Å 식각되도록 수행한다.
도 2c를 참조하면, 상기 식각된 텅스텐막(26)을 덮도록 기판 결과물 상에 하드마스크 질화막(27)을 2000∼2500Å 두께로 형성한다.
그런다음, 상기 하드마스크 질화막(27)의 게이트 형성 영역에 제1폭 보다 큰 제2폭을 갖는 제2감광막패턴(200)을 형성한다.
도 2d를 참조하면, 상기 제2감광막패턴(200)을 식각장벽으로 이용해서 상기 하드마스크 질화막(27), 폴리실리콘막(24) 및 게이트용 절연막(23)을 차례로 식각하여 게이트(30)를 형성한다. 이때, 상기 제1폭으로 식각된 텅스텐막(26), 텅스텐질화막(25) 및 일부 두께의 폴리실리콘막(24)은 하드마스크 질화막(27)으로 완전히 둘러싸이게 된다. 이로써, 상기 텅스텐질화막(25)과 텅스텐막(26) 및 폴리실리콘막(24)의 계면은 하드마스크 질화막(27)에 의해 봉합(sealing)되어 외부에 노출되지 않는다.
도 2e를 참조하면, 제2감광막패턴(200)이 제거된 상태에서, 상기 게이트(30) 형성시 발생된 식각 결함이 회복되도록 기판 결과물에 대해 선택적 산화 공정을 수행한다. 이때, 상기 선택적 산화 공정은 기판(21) 표면과 게이트용 절연막(23) 및 폴리실리콘막(24) 측면에 25∼30Å 두께의 산화막(28)이 성장되도록 수행한다.
종래에는 상기 선택적 산화 공정시 텅스텐질화막과 폴리실리콘막이 산화분위기에 그대로 노출되기 때문에, 텅스텐질화막과 폴리실리콘막이 반응하여 SiNx막과 SiON막과 같은 유전막을 형성시켰고, 상기 SiNx막과 SiON막들은 게이트 전극의 저항을 높여 워드라인(Word Line) 신호 지연(RC delay) 현상을 유발하므로, 이에 따라, 소자의 동작 속도가 저하되는 문제점을 발생하였다.
그러나, 본 발명에서는 종래와 달리 텅스텐막(26), 텅스텐질화막(25) 및 일부 두께의 폴리실리콘막(24)이 하드마스크 질화막(27)에 의해 봉합(sealing)되므로, 상기 선택적 산화 공정시에도 텅스텐질화막(25)과 폴리실리콘막(24)의 계면은 산화분위기에 노출되지 않고, 이에 따라, 텅스텐질화막(25)과 폴리실리콘막(24)의 계면에서의 유전막 발생은 효과적으로 억제된다.
결과적으로, 본 발명에서는, 종래 텅스텐질화막과 폴리실리콘막의 계면에서 발생하는 유전막들에서 기인하는 워드라인(Word Line) 신호 지연(RC delay) 현상이 방지된다.
또한, 본 발명에서는, 전술한 바와 같이, 텅스텐막(26), 텅스텐질화막(25) 및 일부 두께의 폴리실리콘막(24)이 하드마스크 질화막(27)에 의해 둘러싸인 구조로 게이트를 형성하기 때문에, 상기 하드마스크 질화막(27)에 의한 압축응력이 종래의 그것 보다 감소된다. 이것은, 텅스텐막(26) 상부에 형성된 하드마스크 질화막(27)의 압축응력이, 게이트 전극(텅스텐막/텅스텐질화막/폴리실리콘막) 측벽에 형성된 하드마스크 질화막(27)의 압축응력에 의해 상쇄(완화)되기 때문이다.
상기와 같이, 본 발명에서는, 하드마스크 질화막(27)의 응력이 효과적으로 완화되기 때문에, 하드마스크 질화막의 응력에서 기인하는 게이트 열화 및 SILC(Stress Induced Leakage Current)와 DIT(Density of Interface Trap) 증가 효과가 효과적으로 억제된다. 이에 따라, 본 발명에서는 SILC와 DIT 증가에서 기인하는 소자 동작 속도 저하 현상이 방지된다.
이후, 도시하지는 않았으나, 상기 게이트(30) 양측에 70∼90Å 두께의 산화막 스페이서와, 500∼700Å 두께의 질화막 스페이서로 이루어진 게이트 스페이서를 형성한다. 계속해서, 공지의 후속 공정을 수행하여 본 발명의 반도체 소자를 완성한다.
한편, 도 3은 본 발명의 다른 실시예를 설명하기 위한 단면도이다.
도 3에 도시된 바와 같이, 기존의 플래너(planer)형 게이트 형성시에도 본 발명의 방법을 적용하여 하드마스크 질화막으로 둘러싸인 게이트 전극을 갖는 금속 게이트를 형성할 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
이상에서와 같이, 본 발명은, 폴리실리콘/텅스텐 전극을 갖는 반도체 소자의 게이트 형성시, 텅스텐막과 텅스텐질화막 및 일부 두께의 폴리실리콘막으로 이루어진 게이트 전극이 하드마스크 질화막에 의해 봉합(sealing)되도록 함으로써, 선택적 산화 공정시 텅스텐질화막과 폴리실리콘막 계면에서의 유전막 발생이 방지된다. 이에 따라, 상기 유전막 발생시 유발되는 워드라인(Word Line) 신호 지연(RC delay) 현상이 방지되어 소자의 동작 속도가 향상되는 효과를 얻을 수 있다.
또한, 본 발명은, 게이트 전극(텅스텐막/텅스텐질화막/폴리실리콘막)이 하드마스크 질화막에 의해 둘러싸인 구조로 게이트를 형성함으로써, 텅스텐막 상부에 형성된 하드마스크 질화막의 압축응력이, 측벽에 둘러싸인 하드마스크 질화막의 압축응력에 의해 상쇄된다. 이에 따라, 하드마스크 질화막의 응력에서 기인하는 게이트 열화 및 SILC(Stress Induced Leakage Current)와 DIT(Density of Interface Trap) 증가 효과가 효과적으로 억제되고, SILC와 DIT 증가에서 기인하는 소자 동작 속도 저하 현상이 방지된다.
결과적으로, 본 발명은 텅스텐질화막/폴리실리콘막 계면에서의 유전막 발생을 억제하고, 아울러, 하드마스크 질화막의 응력을 완화하여, 소자의 동작 속도를 향상시킬 수 있으므로, 차세대 고집적 고속 소자의 제조에 매우 유리하게 적용할 수 있다.

Claims (4)

  1. 액티브영역을 한정하는 소자분리막이 구비된 반도체기판을 제공하는 단계;
    상기 기판 액티브영역의 게이트 형성영역을 리세스하여 홈을 형성하는 단계;
    상기 홈을 포함한 기판 전면 상에 게이트용 절연막, 폴리실리콘막, 확산방지용 텅스텐질화막 및 텅스텐막을 차례로 형성하는 단계;
    상기 텅스텐막과 확산방지용 텅스텐질화막 및 일부 두께의 폴리실리콘막을 게이트 형태로 식각하는 단계;
    상기 기판 결과물 상에 하드마스크용 질화막을 형성하는 단계;
    상기 하드마스크용 질화막을 식각하여 식각된 폴리실리콘막, 확산방지용 텅스텐질화막 및 텅스텐막을 감싸는 형태의 하드마스크를 형성하는 단계;
    상기 하드마스크를 이용해서 폴리실리콘막을 식각하는 단계; 및
    상기 단계까지의 기판 결과물에 대해 식각 결함이 회복되도록 선택적 산화 공정을 수행하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 게이트 형성방법.
  2. 제 1 항에 있어서, 상기 게이트용 절연막은 30∼50Å 두께로 형성하고, 상기 폴리실리콘막은 800∼1000Å 두께로 형성하고, 상기 확산방지용 텅스텐질화막은 50∼100Å 두께로 형성하고, 상기 텅스텐막은 400∼700Å 두께로 형성하고, 상기 하드마스크용 질화막은 2000∼2500Å 두께로 형성하는 것을 특징으로 하는 반도체 소 자의 게이트 형성방법.
  3. 제 1 항에 있어서, 상기 일부 두께의 폴리실리콘막을 게이트 형태로 식각하는 단계는 폴리실리콘막이 100∼200Å 식각되도록 수행하는 것을 특징으로 하는 반도체 소자의 게이트 형성방법.
  4. 제 1 항에 있어서, 상기 선택적 산화 공정은 기판 표면과 게이트용 절연막 및 폴리실리콘막 측면에 25∼30Å 두께의 산화막이 성장되도록 수행하는 것을 특징으로 하는 반도체 소자의 게이트 형성방법.
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