KR100493418B1 - 반도체 소자의 트랜지스터 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 트랜지스터 및 그 제조 방법에 관한 것으로, 게이트가 형성될 영역이 개방된 희생층을 형성한 후 SiO2 및 SiOxNy 중 어느 하나와 높은 유전 상수를 갖는 고유전율막이 적층된 구조로 게이트 산화막을 형성하되 SiO2나 SiOxNy의 두께를 조절하여 게이트 산화막의 두께를 조절하고, 게이트가 형성될 영역의 측벽에 스페이서를 형성한 후 개방된 영역에 전도성 물질을 매립하는 다마신(Damascene)법으로 게이트를 형성하므로써, 게이트 산화막에 식각 손상이 발생되는 것을 방지하여 막질을 향상시키면서 누설 전류 및 보론의 침투를 억제하고, 게이트를 보다 더 미세한 패턴으로 형성하여 공정의 신뢰성 및 소자의 전기적 특성을 향상시킬 수 있는 반도체 소자의 트랜지스터 및 그 제조 방법이 개시된다.

Description

반도체 소자의 트랜지스터 및 그 제조 방법{Transistor in a semiconductor device and method of manufacturing thereof}
본 발명은 반도체 소자의 트랜지스터 및 그 제조 방법에 관한 것으로, 특히 게이트 산화막을 보다 더 얇게 형성하면서 공정의 신뢰성 및 소자의 전기적 특성을 향상시킬 수 있는 반도체 소자의 트랜지스터 및 그 제조 방법에 관한 것이다.
반도체 소자가 고집적화됨에 따라 회로 선폭과 간격은 줄어들고, 막의 두께는 더욱 더 얇아지고 있다. 즉, 트랜지스터에 포함된 게이트는 약 0.1㎛ 이하의 폭으로 형성되며, 게이트 하부에 형성되는 게이트 산화막은 SiO2 또는 SiOxNy를 이용하여 20Å 이하의 두께로 형성된다.
이하, 도 1a 내지 도 1c를 참조하여, 종래 기술에 따른 반도체 소자의 트랜지스터 제조 방법을 설명하기로 한다.
도 1a를 참조하면, 반도체 기판(11)의 소자 분리 영역에 소자 분리막(12)이 형성된 후 활성 영역의 반도체 기판(11) 상에는 게이트 산화막(13)이 형성된다. 이후 전체 상부에 게이트를 형성하기 위한 폴리실리콘층(14)을 형성한 후 패터닝 공정을 실시하기 위하여 포토레지스트 패턴(15)을 형성한다.
도 1b를 참조하면, 포토리지스트 패턴(15)을 식각 마스크로 이용하여 폴리실리콘층(14)의 노출된 부분을 제거한다. 이로써, 폴리실리콘층(14)이 패터닝되고, 활성 영역에는 폴리실리콘층(14)으로 이루어진 게이트가 형성된다.
이후, 잔류하는 폴리실리콘층(14)을 이온주입 마스크로 사용하여 저농도 이온 주입 공정으로 폴리실리콘층(14)의 양 가장자리에 저농도 이온주입층(16a)을 형성한다. 저농도 이온주입층(16a)이 형성되면, 전체 상부에 절연물질층(17a)을 형성한다.
도 1c를 참조하면, 전면 식각 공정을 실시하여 폴리실리콘층(15) 및 반도체 기판(11) 상의 유전물질층을 제거하고, 폴리실리콘층의 측벽에만 잔류시켜 절연막 스페이서(16)를 형성한다. 이후, 잔류하는 폴리실리콘층(14) 및 절연막 스페이서(17)를 이온주입 마스크로 사용하여 고농도 이온 주입 공정으로 절연막 스페이서(17)의 양 가장자리에 고농도 이온주입층(16b)을 형성한다. 이로써, 저농도 이온주입층(16a) 및 고농도 이온주입층(16b)으로 이루어진 소오스/드레인(16)이 형성된다.
소자가 고집적화 및 미세화됨에 따라, 상기의 공정 단계 중 폴리실리콘층(14)으로 이루어진 게이트를 형성하기 위하여 노광 및 식각 공정으로 폴리실리콘층(14)을 패터닝함에 있어서, 폴리실리콘층(14)이 잔류되는 영역을 정의하는데 어려움이 있다.
이로 인하여, 게이트의 저항이 증가되며, SiO2 또는 SiOxNy으로 이루어진 게이트 산화막(13)의 두께가 얇아지면서 막질(Film Quality)이 저하되고, 공정의 신뢰성(Reliability)이 저하되는 문제점이 발생된다. 또한, 게이트 산화막(13)으로의 보론 침투(Boron Penetration)나, 터널링 이펙트(Tunneling Effect)이나, 게이트의 공핍화에 의하여 트랜지스터의 전기적 특성을 저하되는 문제점이 발생된다.
소자의 성능은 스위칭 타임(Switching Time)에 의해 평가되는데, 이는 트랜지스터의 채널 길이(Channel Length)를 줄이고, 게이트 산화막의 두께를 줄임으로써 향상시킬 수 있다.
게이트 산화막으로 주로 사용되는 SiO2는 가장 완벽한 게이트 산화막 물질로써 소자 특성을 향상시키기 위하여 그 두께가 지속적으로 감소되고 있다. 그러나, 20Å 이하의 두께에서는 누설 전류(Leakage Current)가 발생되는 문제가 있다. 최근에는 이동 전자 제품이 발달함에 따라, 고성능이면서 소비 전력인 낮은 소자가 요구되고 있다. 소자의 고성능화를 위해서는 게이트 산화막을 얇게 형성해야 하지만, 게이트 산화막을 20Å 이하의 얇은 두께로 형성할 경우 누전 전류가 발생되어 소비 전력을 증가시킬 뿐만 아니라, 막질이 저하되고, 결함(Defect)이 발생되며, 보론의 침투에 의해 전기적 특성이 저하되므로 SiO2를 사용하는데 어려움이 있다.
이러한 문제들은 해결하기 위하여, 디자인 룰이 0.10 내지 0.13㎛인 소자에서는, Si3N4 또는 SiOxNy를 사용하여 게이트 산화막을 형성하거나, 이들 막을 적층시켜 게이트 산화막을 형성한다. 디자인 룰이 더 작아질 경우에는 이러한 방법을 적용하지 않고, 고유전율(High k) 물질을 이용하여 게이트 산화막을 형성할 것으로 예상된다.
고유전율 물질은, 유전상수가 높기 때문에, 보다 두꺼운 유전체(Dielectrics)로 동일이상의 게이트 정전 용량(Gate Capacitance)을 얻을 수 있다. 그러나, 여전히 안정된 열 안정성(Thermal Stability)과 막질(Film Quality)을 확보하기 어렵고, 실리콘 성분과의 반응 및 확산 등에 의하여 소자를 집적화하는데 문제점이 있다.
따라서, 본 발명은 상기의 문제점을 해결하기 위하여 게이트가 형성될 영역이 개방된 희생층을 형성한 후 SiO2 및 SiOxNy 중 어느 하나와 높은 유전 상수를 갖는 고유전율막이 적층된 구조로 게이트 산화막을 형성하되 SiO2나 SiOxNy의 두께를 조절하여 게이트 산화막의 두께를 조절하고, 게이트가 형성될 영역의 측벽에 스페이서를 형성한 후 개방된 영역에 전도성 물질을 매립하는 다마신(Damascene)법으로 게이트를 형성하므로써, 게이트 산화막에 식각 손상이 발생되는 것을 방지하여 막질을 향상시키면서 누설 전류 및 보론의 침투를 억제하고, 게이트를 보다 더 미세한 패턴으로 형성하여 공정의 신뢰성 및 소자의 전기적 특성을 향상시킬 수 있는 반도체 소자의 트랜지스터 및 그 제조 방법을 제공하는데 그 목적이 있다.
본 발명에 따른 반도체 소자의 트랜지스터는 게이트, 게이트 산화막 및 소오스/드레인으로 이루어진 반도체 소자의 트랜지스터에 있어서, 게이트 산화막이 실리콘 산화물 및 고유전율막이 적층된 구조로 이루어진 것을 특징으로 한다.
본 발명에 따른 반도체 소자의 트랜지스터 제조 방법은 소자 분리 영역에 소자 분리막이 형성되고, 전체 상부에 버퍼 산화막이 형성된 반도체 기판이 제공되는 단계와, 반도체 기판 상부에 게이트 희생층을 형성하는 단계와, 게이트가 형성될 영역에 트렌치를 형성하여 버퍼 산화막을 노출시키는 단계와, 트렌치의 측벽에 절연막 스페이서를 형성하는 단계와, 버퍼 산화막을 제거한 후 노출된 반도체 기판의 표면에 실리콘 산화물과 고유전율막이 적층된 구조의 게이트 산화막을 형성하는 단계와, 트렌치에 전도성 물질을 매립하여 게이트를 형성하는 단계와, 게이트 희생층을 제거한 후 게이트의 양측에 소오스 및 드레인을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
상기에서, 게이트 희생층을 형성하기 전에 하부 소자 보호막을 형성할 수도 있다. 또한, 절연막 스페이서를 형성하기 전에 트렌치 가장자리 하부의 반도체 기판에 저농도 이온주입층을 형성할 수도 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 더욱 상세히 설명하기로 한다.
도 2a 내지 도 2f는 본 발명에 따른 반도체 소자의 트랜지스터 제조 방법을 설명하기 위한 소자의 단면도이다.
도 2a를 참조하면, 저전압 소자 영역 및 고전압 소자 영역으로 분리되며, 소자 분리 영역에는 소자 분리막(도시되지 않음)이 형성되고, 활성 영역에는 웰(도시되지 않음)이 형성된 반도체 기판(21) 상에 버퍼 산화막(22), 하부 소자 보호막(23) 및 게이트 희생층(24)을 형성한 후 게이트가 형성될 영역이 개방되는 제 1 포토레지스트 패턴(25)을 형성한다.
버퍼 산화막(22)은 열산화 공정이나 저압 화학기상 증착법에 의해 50 내지 200Å의 두께로 형성된다. 하부 소자 보호막(23)은 상부의 게이트 희생층(24)을 식각하여 게이트가 형성될 영역이 노출되는 트렌치를 형성할 때 식각 정지층(Etch stop layer)으로 사용되며, 퍼니스에서 저압 화학기상 증착법에 의해 100 내지 300Å의 실리콘 질화막으로 형성된다. 게이트 희생층(24)은 저압 기상화학 증착법에 의해 1000 내지 2000Å의 두께로 형성되며, 게이트 희생층(24)의 두께는 최종적으로 형성될 게이트의 두께를 고려하여 결정된다. 제 1 포토레지스트 패턴(25)은 게이트가 형성될 영역이 노출되도록 형성된다. 따라서, 전체 상부에 종래와 반대의 성질을 갖는 포토레지스트를 형성하면 종래의 게이트 마스크를 그대로 사용하여 형성할 수 있다. 이때, 제 1 포토레지스트 패턴(25)은 후속 공정에서 형성될 절연막 스페이서의 두께를 고려하여 노출되는 게이트 영역을 정의한다. 또한, 식각될 게이트 희생층(24)은 얇은 두께로 형성되며 제 1 포토레지스트 패턴(25)과의 식각 선택비가 높으므로, 제 1 포토레지스트 패턴(25)은 2000 내지 3000Å의 두께로 얇게 형성하여 노광(Photo) 공정의 마진을 충분히 확보한다.
도 2b를 참조하면, 제 1 포토레지스트 패턴을 통하여 노출된 게이트 희생층(24)을 제거하고 하부 소자 보호막(23)도 순차적으로 제거한 후 제 1 포토레지스트 패턴을 제거한다. 이로써, 게이트가 형성될 영역이 트렌치(24a)의 형태로 정의되며, 하부에는 버퍼 산화막(22)이 노출된다. 이후, 경사 이온 주입을 실시하여 게이트가 형성될 영역인 트렌치 하부 가장자리의 반도체 기판(21)에 핫 캐리어 이펙트(Hot Carrier Effect)를 방지하기 위한 저농도 이온주입층(26a)을 형성한다.
상기에서, 게이트 희생층(24)은 플라즈마 건식 식각법에 의해 제거되며, 하부 소자 보호막(23)이 식각 정지층으로 이용된다.
저농도 이온주입층(26a)을 형성하기 위한 경사 이온 주입 공정은 불순물을 수직으로 주입하지 않고, 소정의 입사각으로 불순물을 주입한다. 불순물이 소정의 입사각으로 주입되므로써, 게이트 희생층(24)이 이온 주입 차단층(Shielding Wall)의 역할을 하여 트렌치(24a) 저면 가장자리에만 불순물이 주입된다. 따라서, 저농도 이온주입층(26a)은 트렌치(24a) 저면 가장자리의 반도체 기판(21)에 형성된다. 이때, 이온 주입 공정을 한번만 실시하면, 한쪽 가장자리에만 저농도 이온주입층(26a)이 형성되므로, 다른쪽의 가장자리에도 저농도 이온주입층(26a)을 형성하기 위하여 이온 주입각을 그대로 유지한 상태에서 방향을 바꾸어 이온 주입 공정을 다시 실시한다.
도 2c를 참조하면, 전체 상부에 절연 물질층을 형성한 후 전면 식각 공정을 통해 트렌치(24a)의 측벽에 절연막 스페이서(27)를 형성한다. 이후 노출된 버퍼 산화막(22)을 제거하여 게이트 산화막이 형성될 반도체 기판(21)의 표면을 노출시킨다.
절연 물질층은 저압 기상화학 증착법으로 질화막을 증착하여 형성하며, 전면 식각 공정은 플라즈마 건식 식각으로 실시한다. 전면 식각 공정을 통해 절연막 스페이서(27)를 300 내지 700Å의 두께로 형성하며, 트렌치(24a)의 폭과 트렌치(24a) 내부에 형성될 게이트의 폭(Gate Width), 그리고 절연막 스페이서(27)를 형성하기 위한 식각 공정 조건들을 고려하여 절연막 스페이서(27) 두께를 조절할 수 있다. 이때, 전면 식각 공정은 버퍼 산화막(22) 상에서 식각이 종료되도록 하므로써 게이트 산화막이 형성될 반도체 기판(21)의 표면에 식각 손상이 발생되는 것을 방지한다.
이후, 버퍼 산화막(22)은 HF 혹은 플라즈마 방식의 소프트 에치(Soft Etch)를 통해 제거된다. 이때, HF 계열을 이용하여 버퍼 산화막(22)을 제거하는 경우에는 경사 이온 주입 공정에 발생된 손상에 의하여 종방향과 횡방향의 식각 속도의 차이를 이용하여 측면으로의 식각을 최대한 억제한다.
도 2d를 참조하면, 노출된 반도체 기판(21)의 표면에 제 1 산화막(28)을 형성하고, 저전압 소자 영역만이 개방되는 제 2 포토레지스트 패턴(29)을 형성한 후 저전압 소자 영역에 형성된 제 1 산화막을 제거한다. 이로써, 고전압 소자 영역에는 제 1 산화막(28)으로 이루어진 게이트 산화막이 형성된다.
제 1 산화막(28)은 SiO2 혹은 SiOxNy으로 이루어지며, 열산화 공정 및 어닐링 공정으로 통해 20 내지 50Å의 두께로 형성된다.
도 2e를 참조하면, 제 2 포토레지스트 패턴을 제거한 후 저전압 소자 영역에 제 2 산화막(30)을 형성한다. 이후 유전 상수가 높은 고유전율막(31)을 형성한다. 이로써, 고전압 소자 영역에는 제 1 산화막(28) 및 고유전율막(31)이 적층되어 이루어진 고전압 트랜지스터의 게이트 산화막이 형성되고, 저전압 소자 영역에는 제 2 산화막(30) 및 고유전율막(31)이 적층되어 이루어진 저전압 트랜지스터의 게이트 산화막이 형성된다.
제 2 산화막(30)은 SiO2 혹은 SiOxNy으로 이루어지며, 열산화 공정 및 어닐링 공정으로 통해 약 20Å의 두께로 형성된다. 고유전율막(31)은 비유전율이 SiO2의 약 7배인 Ta2O5로 이루어지며, CVD 증착 및 어닐링 공정을 통해 30 내지 70Å의 두께로 형성한다. 저전압 소자 영역에서 제 2 산화막(30)은 Ta2O5를 형성하는 과정에서 반도체 기판(21)이 산화되는 것을 방지하는 역할을 한다. 제 2 산화막(30) 상에 고유전(High k) 물질인 Ta2O5로 이루어진 고유전율막(31)을 형성하므로써, 게이트의 정전 용량(Capacitance) 특성을 향상시킬 수 있으며, SiO2 또는 SiOxNy의 단일막으로 이루어진 게이트 산화막에 비하여 누설 전류 특성을 향상시킬 수 있다. 고전압 소자 영역에서는제 1 산화막(28)의 두께를 조절함으로써, 고전압 트랜지스터의 게이트 산화막의 두께 및 정전 용량 특성을 조절할 수 있다.
저전압 소자 영역 및 고전압 소자 영역에 형성되는 게이트 산화막은 식각 공정시 노출되지 않으므로, 식각 손상이 발생되지 않는다.
도 2f를 참조하면, 전체 상부에 전도성 물질층을 형성한 후 화학적 기계적 연마를 통해 게이트 희생층 상부의 전도성 물질층을 제거하고 트렌치에만 전도성 물질층을 매립시켜 게이트(32)를 형성한다. 이후, 게이트 희생층 및 더미 하부 소자 보호막을 제거하고, 게이트(32) 및 절연막 스페이서(27)를 이온 주입 마스크로 이용하는 고농도 이온 주입 공정을 실시하여 고농도 이온 주입층(26b)을 형성한 다음 버퍼 산화막을 제거한다. 이로써, 저농도 이온주입층(26a)과 고농도 이온주입층(26b)으로 이루어진 소오스/드레인(26)이 형성된다.
전도성 물질로는 폴리실리콘을 사용하며, 이로써 게이트(32)는 폴리실리콘층으로 이루어진다. 또한, 게이트(32)는 절연막 스페이서(27)에 의해 하부보다 상부가 넓게 형성되어, 상부에 형성되는 플러그(도시되지 않음)와의 접촉 저항을 줄일 수 있다. 특히, 전도성 물질층은 절연막 스페이서(27)가 형성된 트렌치의 나머지 공간에 형성되므로, 트렌치의 폭과 절연막 스페이서(27)의 두께를 조절하여 게이트(32)를 보다 더 미세한 패턴으로 형성할 수 있다.
게이트 희생층은 HF를 이용한 습식 식각으로 제거하며, 질화막인 하부 소자 보호막은 플라즈마 건식 식각으로 제거한다. 이때, 하부 소자 보호막을 제거하는 과정에서 버퍼 산화막을 식각 정지층으로 사용하여 반도체 기판(21)의 표면에 식각 손상이 발생되는 것을 방지한다.
상술한 바와 같이, 본 발명은 SiO2 및 SiOxNy 중 어느 하나와 고유전율막이 적층된 구조로 게이트 산화막을 형성하고, 게이트를 트렌치형 게이트로 형성하므로써, 게이트 산화막에 식각 손상이 발생되는 것을 방지하여 막질을 향상시키면서 누설 전류 및 보론의 침투를 억제하고, 게이트를 보다 더 미세한 패턴으로 형성하여 공정의 신뢰성 및 소자의 전기적 특성을 향상시킬 수 있다.
도 1a 내지 도 1c는 종래 기술에 따른 반도체 소자의 트랜지스터 제조 방법을 설명하기 위한 소자의 단면도.
도 2a 내지 도 2f는 본 발명에 따른 반도체 소자의 트랜지스터 제조 방법을 설명하기 위한 소자의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
11, 21 : 반도체 기판 12 : 소자 분리막
13 : 게이트 산화막 14 : 폴리실리콘층
15, 25, 29 : 포토레지스트 패턴 16a, 26a : 저농도 이온주입층
16b, 26b : 고농도 이온주입층 16, 26 : 소오스/드레인
17, 27 : 절연막 스페이서 22 : 버퍼 산화막
23 : 하부 소자 보호막 24 : 게이트 희생층
24a : 트렌치 28 : 제 1 산화막
30 : 제 2 산화막 31 : 고유전율막
32 : 게이트

Claims (17)

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  6. 소자 분리 영역에 소자 분리막이 형성되고, 전체 상부에 버퍼 산화막이 형성된 반도체 기판이 제공되는 단계;
    상기 반도체 기판 상부에 게이트 희생층을 형성하는 단계;
    게이트가 형성될 영역의 상기 게이트 희생층에 트렌치를 형성하여 버퍼 산화막을 노출시키는 단계;
    상기 트렌치의 측벽에 절연막 스페이서를 형성하는 단계;
    상기 버퍼 산화막을 제거한 후 노출된 상기 반도체 기판의 표면에 실리콘 산화물과 고유전율막이 적층된 구조의 게이트 산화막을 형성하는 단계;
    상기 트렌치에 전도성 물질을 매립하여 게이트를 형성하는 단계; 및
    상기 게이트 희생층을 제거한 후 상기 게이트의 양측에 소오스 및 드레인을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
  7. 제 6 항에 있어서,
    상기 게이트 희생층을 형성하기 전에 하부 소자 보호막을 형성하는 단계를 더 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
  8. 제 7 항에 있어서,
    상기 하부 소자 보호막은 저압 화학기상 증착법으로 100 내지 300Å 두께의 질화막을 증착하여 형성되는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
  9. 제 6 항에 있어서,
    상기 게이트 희생층은 저압 화학기상 증착법으로 1000 내지 2000Å 두께의 산화막을 증착하여 형성되는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
  10. 제 6 항에 있어서,
    상기 절연막 스페이서를 형성하기 전에 상기 트렌치 가장자리 하부의 상기 반도체 기판에 저농도 이온주입층을 형성하는 단계를 더 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
  11. 제 10 항에 있어서,
    상기 저농도 이온주입층는 상기 게이트 희생층을 이온 주입 차단층으로 이용하여, 상기 트렌치 중앙 하부의 상기 반도체 기판에는 이온주입이 이루어지지 않도록 불순물을 소정의 입사각으로 주입하는 경사 이온 주입 공정을 통해 형성되는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
  12. 제 11 항에 있어서,
    상기 경사 이온 주입 공정은 상기 입사각을 그대로 유지하면서, 방향을 조절하여 상기 트렌치의 양쪽 가장자리 하부에 각각 불순물이 주입되도록 하는 것을 특징을 하는 반도체 소자의 트랜지스터 제조 방법.
  13. 제 6 항에 있어서,
    상기 절연막 스페이서는 300 내지 700Å의 두께로 형성되는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
  14. 제 6 항에 있어서,
    상기 실리콘 산화물은 열산화 공정 및 어닐링 공정을 통해 SiO2 및 SiOxNy 중 어느 하나로 형성되는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
  15. 제 6 항에 있어서,
    상기 실리콘 산화물은 20 내지 50Å의 두께로 형성되는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
  16. 제 6 항에 있어서,
    상기 고유전율막은 열산화 공정 및 어닐링 공정을 통해 Ta2O5로 형성되는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
  17. 제 6 항에 있어서,
    상기 고유전율막은 30 내지 70Å의 두께로 형성되는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
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