KR100973094B1 - 불휘발성 메모리소자의 게이트 형성방법 - Google Patents
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Abstract
본 발명의 불휘발성 메모리소자의 게이트 형성방법은, 반도체기판에 소자분리막을 형성하는 단계와, 소자분리막이 형성된 반도체기판의 결과물 상에 제1 산화막을 형성하는 단계와, 제1 산화막을 식각하여 게이트가 형성될 영역을 노출시키는 트렌치를 형성하는 단계와, 트렌치의 내벽에 질화막 및 제2 산화막을 차례로 적층하는 단계와, 질화막 및 제2 산화막을 식각하여 트렌치의 측벽에 스페이서를 형성하는 단계와, 트렌치의 바닥면에 터널 산화막을 형성하는 단계와, 트렌치에 매립되도록 플로팅 게이트를 형성하는 단계, 및 제1 산화막을 제거하는 단계를 포함한다.
플로팅 게이트, ONO, 스페이서
Description
도 1a 내지 도 1d는 종래의 불휘발성 메모리소자의 게이트 형성방법을 설명하기 위한 단면도들이다.
도 2a 내지 도 2g는 본 발명의 바람직한 실시예에 따른 불휘발성 메모리소자의 게이트 형성방법을 설명하기 위하여 도시한 단면도들이다.
- 도면의 주요부분에 대한 부호의 설명 -
100 : 반도체 기판 102 : STI
104 : 제 1 산화막 106 : 포토 레지스트층
108 : 질화막 110 : 제 2 산화막
112 : 스페이서 114 : 폴리층
116 : 게이트 구조
본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 보다 상세하게는 불휘발성 메모리소자의 게이트 형성방법에 관한 것이다.
도 1a 내지 도 1d는 종래의 불휘발성 메모리소자의 게이트 형성방법을 설명하기 위한 것으로, 0.18 ㎛ 병합 이이피롬 로직 소자의 게이트 형성방법을 나타낸 단면도들이다.
도 1a를 참조하면, 얕은 트렌치 소자분리막(STI; shallow trench isolation)(12)을 반도체 기판(10) 내에 형성한 후, 터널 산화막(14), 플로팅 게이트(16) 및 하드 마스크용 제1 산화막(18)을 순차적으로 형성한다. 이어서, 포토레지스트를 도포하고, 노광 및 현상등의 포토 공정을 진행하여 제1 산화막(18), 플로팅 게이트(16) 및 터널 산화막(14)을 패터닝한 후, 하드 마스크 식각 및 플로팅 게이트 식각 공정을 진행하여 플로팅 게이트 구조를 형성한다.
도 1b를 참조하면, 플로팅 게이트의 측벽에 스페이서를 형성하기 위하여, 제2 산화막(20)을 플로팅 게이트 구조가 형성된 반도체 기판(10) 위에 증착하고, 제2 산화막(20) 상에 질화막(22)을 증착한다. 이때, 아이솔레이션 형성 과정에서 발생된 필드와 액티브의 단차로 인해 경계면에서의 제2 산화막(20) 및 질화막(22)의 두께가 평탄한 액티브 영역보다 높아지게 된다.
도 1c 및 도 1d를 참조하면, 측벽 스페이서(26)를 형성하기 위해 블랭킷(blanket) 건식 식각 방법을 이용하여 질화막(22)과 제2 산화막을 식각한다. 건식 식각에 사용된 식각 가스로는 CHF3, O2 가스가 사용되며, 플라즈마로 인한 액티브 실리콘 손상을 최소화하기 위해 과도한 과도식각(overetch)은 진행하지 않는다. 상기 식각의 결과, 터널 산화막(14), 플로팅 게이트(16) 및 제1 산화막(18)으로 이루어진 게이트 스택의 측벽에 스페이서(26)가 형성된다.
이때, 소자분리막과 액티브 사이의 단차로 인해, 도 1c의 일부를 확대하여 나타낸 도 1d에 도시된 바와 같이, 소자분리막(12)의 측벽에도 질화막(22), 제2 산화막(20)으로 이루어진 스페이서가 형성된다. 그런데, 소자분리막(12)의 측벽에 스페이서가 형성된 경우, 후속 세정 공정에서 제2 산화막(20)이 식각되면서 질화막(22)이 떨어져나가 질화막 필라멘트(filament)를 발생시키며, 이러한 질화막 필라멘트는 소자 불량을 일으키는 요인으로 작용한다.
본 발명은 상기와 같은 문제점을 해결하기 위해 창작된 것으로서, 본 발명의 목적은 원천적으로 게이트 측벽 스페이서 형성시 소자분리막과 액티브 사이의 단차의 영향을 고려하지 않아도 되며, 게이트 측벽 스페이서 형성시 나타났던 질화막 필라멘트를 발생시키지 않고, 필라멘트 들뜸(lifting)으로 인한 소자 불량을 방지할 수 있는 불휘방성 메모리소자의 게이트 형성방법을 제공하는 것이다.
상기와 같은 목적을 실현하기 위한 본 발명은 반도체기판에 소자분리막을 형성하는 단계와, 소자분리막이 형성된 반도체기판의 결과물 상에 제1 산화막을 형성하는 단계와, 제1 산화막을 식각하여 게이트가 형성될 영역을 노출시키는 트렌치를 형성하는 단계와, 트렌치의 내벽에 질화막 및 제2 산화막을 차례로 적층하는 단계와, 질화막 및 제2 산화막을 식각하여 트렌치의 측벽에 스페이서를 형성하는 단계와, 트렌치의 바닥면에 터널 산화막을 형성하는 단계와, 트렌치에 매립되도록 플로팅 게이트를 형성하는 단계, 및 제1 산화막을 제거하는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리소자의 게이트 형성방법을 제공한다.
상기 제1 산화막은, 후속 세정 단계에서 상기 소자분리막이 손실되는 것을 방지하기 위하여 상기 소자분리막에 대해 높은 식각 선택비를 갖는 산화막으로 형성할 수 있다.
상기 제1 산화막을 식각하여 게이트가 형성될 영역을 노출시키는 트렌치를 형성하는 단계에서, CF4/CHF3 가스를 식각 가스로 사용할 수 있다.
상기 제1 산화막을 제거하는 단계에서, 완충산화막 식각액(BOE) 또는 희석된 불산 용액을 사용하여 제거할 수 있다.
상기 제1 산화막은, 후속 세정 단계에서 상기 소자분리막이 손실되는 것을 방지하기 위하여 상기 소자분리막에 대해 높은 식각 선택비를 갖는 산화막으로 형성할 수 있다.
상기 제1 산화막을 식각하여 게이트가 형성될 영역을 노출시키는 트렌치를 형성하는 단계에서, CF4/CHF3 가스를 식각 가스로 사용할 수 있다.
상기 제1 산화막을 제거하는 단계에서, 완충산화막 식각액(BOE) 또는 희석된 불산 용액을 사용하여 제거할 수 있다.
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 설명한다. 또한 본 실시예는 본 발명의 권리범위를 한정하는 것은 아니고, 단지 예시로 제시된 것이다.
도 2a 내지 도 2g는 본 발명의 바람직한 실시예에 따른 불휘발성 메모리소자의 게이트 형성방법을 설명하기 위하여 도시한 단면도들이다.
도 2a를 참조하면, STI 소자분리막(102)을 반도체 기판(100) 내에 형성하고, 그 위에 제1 산화막(104)을 증착한다. 본 발명의 바람직한 실시예에 따르면, 제1 산화막(104)은 플로팅 게이트와 측벽 스페이서 형성 시, 소자분리막과 액티브 사이의 단차의 영향을 받지 않도록 소자분리막과 액티브 사이의 경계면을 막아주는 역할을 하며, 최종적으로 플로팅 게이트와 스페이서 형성 후 완충 산화막 식각액(BOE; buffered oxide etchant) 혹은 희석한 불화수소(dilute HF)를 이용한 습식 식각방법으로 제거하게 된다. 이때, 소자분리막의 손실을 최소화하기 위해, 상기 습식식각 공정에 대해 STI 소자분리막과 높은 선택비를 갖는 산화막을 사용하는 것이 바람직하다.
도 2b를 참조하면, 반도체 기판(100) 상에 형성된 제1 산화막(104) 상에 포토 레지스트층(106)을 도포한 후, 노광, 현상 공정등의 포토 공정을 진행하여 플로팅 게이트와 스페이서가 형성될 영역을 노출시킨다.
도 2c를 참조하면, 패터닝된 포토 레지스트층(도 2b의 106)을 마스크로 이용하여 제1 산화막(104)을 식각하여 트렌치를 형성한다. 이때, 식각액으로는 CF4/CHF3 가스를 사용하는 것이 바람직하다. 식각 후 O2 플라즈마를 이용하여 패터닝된 포토 레지스트층(106)을 제거한 뒤 세정 공정을 진행한다. 그리고 나서, 스페이서를 형성할 질화막(108)과 제2 산화막(110)을 패터닝된 제1 산화막(104) 상에 순차적으로 증착한다.
도 2d를 참조하면, 블랭킷(blanket) 건식 식각 방법을 이용하여 질화막(108)과 제2 산화막(110)을 식각하여 상기 제1 산화막(104)에 형성된 트렌치의 측벽에 스페이서(112)를 형성한다. 본 발명의 바람직한 실시예에 따르면, 건식 식각에 사용된 식각 가스로는 CHF3, O2 가스를 사용하며, 플라즈마로 인한 액티브 실리콘 손상을 최소화하기 위해 과도한 과식각(overetch)은 진행하지 않는다. 이때, 소자분리막과 액티브 사이의 경계면의 스페이서(112)는 제1 산화막(104)으로 마스킹되어 있으므로 상기 스페이서(112) 형성에 아무런 영향을 미치지 않는다. 따라서, 종래 기술에서 설명한 질화막 필라멘트는 형성되지 않는다.
도 2e를 참조하면, 상기 스페이서(112)가 형성된 트렌치의 하부에 터널 산화막(113)을 형성한다. 이어서 플로팅 게이트를 형성하기 위한 폴리실리콘층(114)을 트렌치 및 제1 산화막(104) 상에 형성한다.
도 2f를 참조하면, 화학적 기계적 연마(CMP; chemical mechanical polishing)와 같은 방법을 이용하여 제1 산화막 상부에 남겨진 폴리실리콘층(114)을 완전히 제거하여 평탄화를 수행한다.
도 2g를 참조하면, 완충 산화막 식각액(BOE; buffered oxide etchant) 또는 희석한 불화 수소(diluted HF)를 이용하여 액티브 실리콘 상부의 제1 산화막(도 2f의 104)을 모두 제거함으로써, 불휘발성 메모리소자의 게이트 구조(116)를 완성한다. 이때, 본 발명의 바람직한 실시예에 따르면, 소자분리막과 높은 선택비를 갖는 PSG(phosphosilica glass) 또는 BPSG(boronphosphosilica glass)와 같은 산화막을 제1 산화막(104)으로 사용하여 소자분리막의 손실을 최소화시키는 것이 바람직하다.
상기한 바와 같이, 본 발명에 따르면, 불휘발성 메모리소자의 게이트 측벽 스페이서 형성시 발생하는 질화막 필라멘트를 방지할 수 있는 효과가 있다. 또한, MEEL 디바이스의 질화막 필라멘트로 인한 디바이스 불량을 방지할 수 있는 효과가 있다. 또한, 질화막 필라멘트의 제거를 위해 필요한 과도한 질화막 과식각으로 인해 발생하는 실리콘 손상을 방지할 수 있는 효과가 있다.
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Claims (6)
- 반도체기판에 소자분리막을 형성하는 단계;상기 소자분리막이 형성된 반도체기판의 결과물 상에 제1 산화막을 형성하는 단계;상기 제1 산화막을 식각하여 게이트가 형성될 영역을 노출시키는 트렌치를 형성하는 단계;상기 트렌치의 내벽에 질화막 및 제2 산화막을 차례로 적층하는 단계;상기 질화막 및 제2 산화막을 식각하여 상기 트렌치의 측벽에 스페이서를 형성하는 단계;상기 트렌치의 바닥면에 터널 산화막을 형성하는 단계;상기 트렌치에 매립되도록 플로팅 게이트를 형성하는 단계; 및상기 제1 산화막을 제거하는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리소자의 게이트 형성방법.
- 삭제
- 제1항에 있어서,상기 제1 산화막은, 후속 세정 단계에서 상기 소자분리막이 손실되는 것을 방지하기 위하여 상기 소자분리막에 대해 높은 식각 선택비를 갖는 산화막으로 형성하는 것을 특징으로 하는 불휘발성 메모리소자의 게이트 형성방법.
- 제1항에 있어서,상기 제1 산화막을 식각하여 게이트가 형성될 영역을 노출시키는 트렌치를 형성하는 단계에서,CF4/CHF3 가스를 식각 가스로 사용하는 것을 특징으로 하는 불휘발성 메모리소자의 게이트 형성방법.
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- 제1항에 있어서,상기 제1 산화막을 제거하는 단계는,완충산화막 식각액(BOE) 또는 희석된 불산 용액을 사용하여 이루어지는 것을 특징으로 하는 불휘발성 메모리소자의 게이트 형성방법.
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| KR20010063265A (ko) * | 1999-12-22 | 2001-07-09 | 박종섭 | 반도체 소자의 제조방법 |
| KR20030051036A (ko) * | 2001-12-20 | 2003-06-25 | 주식회사 하이닉스반도체 | 반도체 소자의 트랜지스터 및 그 제조 방법 |
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2003
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| KR20030051036A (ko) * | 2001-12-20 | 2003-06-25 | 주식회사 하이닉스반도체 | 반도체 소자의 트랜지스터 및 그 제조 방법 |
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