KR100561974B1 - 반도체 소자의 제조방법 - Google Patents

Abstract

본 발명은 반도체 소자의 제조방법에 관한 것으로, STI(Shallow Trench Isolation) 기술을 이용한 소자 분리공정시에 패드 산화막과 패드 질화막 사이에 패드 TEOS(Tetra Ethyl Ortho Silicate)를 증착하고, 후속 공정에서 이막을 이용하여 STI 에지 모트(Edge Moat)를 제거하도록 한 반도체 소자의 제조방법에 관한 것이다.

본 발명은 반도체 기판위에 패드 산화막, 패드 TEOS막 및 패드 질화막을 순차적으로 증착하는 단계와 상기 증착된 실리콘 기판에 활성 영역을 한정하기 위한 트렌치를 형성하는 단계와 상기 트렌치가 완전 매립되도록 산화막을 증착하는 단계와 상기 패드 질화막이 노출되도록 상기 산화막을 연마하는 단계와 상기 패드 TEOS막이 노출되도록 패드 질화막을 제거하는 단계와 상기 패드 TEOS막을 리소그라피 공정에 의해 STI 에지에서 활성 영역 안쪽으로 일정영역을 남기고 식각하는 단계 및 상기 실리콘 기판의 활성 영역이 노출되도록 상기 패드 산화막을 전세정하는 단계를 포함한 제조방법을 제공한다.

이러한 제조방법에 따른 본 발명은 본 발명의 트렌치 소자 분리를 위한 반도체 소자 제조 방법에 의하면, 패드 산화막과 패드 질화막 사이에 패드 TEOS 산화막을 증착한후 후속 STI 공정에서 바이어스 처리된 리버스 액티브 마스크(Biaed Reverse Active Mask)를 이용하는 간단한 리소그라피 패터닝 공정에 의해 트렌치 모서리 부분의 각화 현상을 억제시킴으로써 우수한 반도체 소자의 특성을 확보할 수 있다.

또한 본 발명의 제조 방법은 모든 STI 공정에 적용 가능하고 까다로운 공정추가 없이 아주 간단한 공정을 통해 모트를 억제할 수 있다는 장점이 있고, 특히 전세정 공정 및 식각공정의 정도에 따라 증착되는 패드 TEOS 산화막의 두께를 제어하여 모트에 대처할 수 있어서 상당히 간편하면서도 우수한 소자 분리막을 형성할 수 있는 효과가 있도록 한 것이다.

반도체, 기판, 소자, 트렌치, 분리막, 패드산화막, 패드질화막, 연마, 제거

Description

반도체 소자의 제조방법{A Manufacturing Method of Semiconductor Element}

도 1a 내지 도 1f는 종래기술에 따른 반도체 소자의 제조방법을 설명하기 위한 공정단면도

도 2a 내지 도2f는 본 발명에 따른 반도체 소자의 제조방법을 설명하기 위한 공정단면도

* 도면의 주요 부분에 대한 부호의 설명 *

T : 쉘로우트렌치

21 : 반도체 기판

22 : 패드 산화막

23 : 패드TEOS 산화막

24 : 패드 질화막

25 : STI 열산화막

26 : 트렌치 갭필 산화막

27 : 게이트폴리

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 더욱 상세하게는, STI(Shallow Trench Isolation) 기술을 이용한 소자 분리공정시에 패드 산화막과 패드 질화막 사이에 패드 TEOS(Tetra Ethyl Ortho Silicate)를 증착하고, 후속 공정에서 이막을 이용하여 STI 에지 모트(Edge Moat)를 제거하도록 한 반도체 소자의 제조방법에 관한 것이다.

일반적으로, 반도체소자의 고집적화 경향에 따라 종래에 많이 사용되던 LOCOS형 소자 분리공정대신 활성영역의 면적을 늘일 수 있는 STI(Shallow Trench Isolation) 공정이 많이 사용되고 있다.

STI 공정은 반도체 기판 영역을 선택적으로 식각하여 소자 분리를 위한 트렌치를 형성하고, 트렌치에 절연막을 채워넣은 방법이다. 그러나, 단순한 트렌치 소자 분리 방법의 경우, 활성 영역(Active Area) 가장 자리의 산화막, 즉 소자분리막 상단 가장자리(edge) 부분의 산화막이 각종 전세정(pre-cleaning) 공정 및 습식 식각 공정시 빨리 식각되어 과도하게 침식된 모트(moat)가 형성된다. 결과적으로 트렌치 소자분리막의 상단 가장자리(edge)에 원치않는 과도하게 침식된 모양의 날카로운 모서리가 형성되게 되고, 소자 동작시 이 모트 부위에 전계가 집중되어 소자의 비정상적인 동작, 즉, 험프(Hump) 및 트랜지스터의 폭이 감소함에 따라 트랜지스터의 임계전압(Vt)이 감소하는INWE(Inverse Narrow Width Effect)가 유발되고, 이 부위에서 게이트 산화막이 얇아져서 소자 신뢰성에 문제가 발생된다.

도 1a 내지 도 1f는 STI 기술을 이용한 종래의 소자분리막 형성방법을 설 명하기 위한 공정 단면도로서, 이를 설명하면 다음과 같다.

먼저, 도 1a에 도시된 바와 같이, 반도체 기판(11) 상에 100Å 내지 150Å 두께의 패드산화막(12)과 1,500Å 내지 2,000Å 두께의 패드질화막(13)을 차례로 형성한 상태에서, 소자분리 영역에 해당하는 기판 부분을 노출시키도록 상기 패드질화막(13)과 패드산화막(12)을 리소그라피(lithography) 공정으로 패터닝하고, 이어서 노출된 실리콘 기판 부분을 소정 깊이 만큼 식각하여 쉘로우 트렌치(14)를 형성한다.

다음으로, 도 1b에 도시된 바와 같이, 트렌치(14)의 측벽에 200Å 내지 300Å 두께의 열산화막(15)을 형성한다. 이어서, 트렌치(14)가 완전히 매립되도록 상기 결과물 상에 두껍게 갭필(gap-fill)용 산화막(16)을 증착한다. 이때 트렌치 갭필용 산화막으로는 고밀도 플라즈마(High Density Plasma : 이하 HDP) 산화막 또는 TEOS/O3 상압 화학 기상 증착 방식(APCVD)에 의해 NSG(Nondoped Silicate Glass) 산화막을 증착한다.

이어서, 도 1c에 도시된 바와 같이, 패드질화막(13)이 노출되도록 트렌치 갭필 산화막(16)의 표면을 화학기계적연마(Chemical Mechanical Polishing : 이하, "CMP"라 칭함) 공정으로 연마한다.

이 과정에서 패드질화막(13)은 트렌치 갭필 산화막(16)의 CMP 스톱레이어(Stop Layer) 역할을 하게되고, 패드질화막도 소정두께가 연마되며 패드질화막 사이의 트렌치 갭필 산화막은 연마 선택비에 의해 패드질화막의 높이보다 낮게 오목하게되어 연마된다.

다음으로, 도 1d에 도시된 바와 같이, 패드질화막(13)을 습식 식각 공정을 통해 제거하고, 도 1e에 도시된 바와 같이, 패드산화막(12)은 후속 공정에서 불산(HF) 용액에 산화막 제거에 필요한 최적 시간의 150% 이상의 시간동안 디핑(dipping)시켜 제거되게 하는데, 이 과정에서 산화막의 에지부가 오목하게되어 모트(A)가 발생되게 되는데, 도 1f에서 보이는 게이트 폴리(17) 공정까지의 각종 전세정(pre-cleaning) 공정 및 습식 식각 공정을 통해 그 침식정도가 더해져서 소자 동작시 상기에서 언급한 문제점을 야기시키게 된다.

이에 본 발명은 상기와 같은 종래의 제반 문제점을 해소하기 위해 발명된 것으로서, 본 발명의 목적은 패드 산화막과 패드 질화막사이에 패드 TEOS 막을 형성한후 STI 공정에서 이 패드 TEOS 막을 이용하여 원하는 형태의 반도체 소자를 제조하도록 한 제조방법을 제공함에 있다.

상기와 같은 목적을 달성하기 위한 본 발명은 반도체 소자의 제조방법에 있어서, 반도체 기판위에 패드 산화막, 패드 TEOS막 및 패드 질화막을 순차적으로 증착하는 단계와 상기 증착된 실리콘 기판에 활성 영역을 한정하기 위한 트렌치를 형성하는 단계와 상기 트렌치가 완전 매립되도록 산화막을 증착하는 단계와 상기 패드 질화막이 노출되도록 상기 산화막을 연마하는 단계와 상기 패드 TEOS막이 노출되도록 패드 질화막을 제거하는 단계와 상기 패드 TEOS막을 리소그라피 공정에 의해 STI 에지에서 활성 영역 안쪽으로 일정영역을 남기고 식각하는 단계 및 상기 실리콘 기판의 활성 영역이 노출되도록 상기 패드 산화막을 전세정하는 단계를 포함하는 반도체 소자의 제조방법을 제공한다.

상기 패드 TEOS막은 300Å 내지 700Å의 두께로 증착된다.

상기 패드 질화막은 1,300Å 내지 1,700Å의 두께로 증착된다.

또한, 상기 패드 질화막 제거후, 상기 패드 TEOS막을 리소그라피 공정을 이용해 패터닝할때 사용되는 마스크 제조시 활성 영역 한정시 사용되었던 마스크를 리버스처리하여 제조하되, STI 에지에서 활성 영역 안으로 약간 들어와서 활성 영역부위가 식각되도록 하는 일정부분 바이어스 처리가 된 마스크를 제조한다.

상기 패드 TEOS막의 리소그라피 패턴에 의한 건식 식각 공정진행시에 하부의 패드 산화막이 잔막으로 남아있게 처리한다

본 발명은 패드 산화막과 패드 질화막사이에 패드 TEOS 막을 증착하고, STI CMP 공정 및 패드 질화막의 제거후에 남게될 패드 TEOS 막을 활성 영역 에지부의 일정부분만큼을 남기고, 리소그라피 공정으로 패터닝하는 건식 식각과정이 필요하다.

이때, 상기 패드 TEOS 막은 300Å 내지 700Å의 두께를 갖는 것을 특징으로 하며, 저압화학기상증착(LPCVD)방법으로 증착한다. 또한 이때 LPCVD 방식으로 증착되는 패드 질화막의 두께는 패드 TEOS 막의 두께만큼을 감하여 1300Å 내지 1700Å 정도의 두께로 한다.

STI CMP 공정 및 패드 질화막의 습식 식각에 의한 제거공정이후 드러나는 패드 TEOS 막에 대해서는 활성 영역 에지부의 일정부분만을 남기고 리소그라피 공 정에 의해 패터닝하게 된다.

상기 리소그라피 공정시 사용되는 마스크(Mask) 제작시에는 활성 영역을 한정 할 때 사용된 마스크, 즉 STI 를 패터닝할 때 사용된 마스크와 식각되는 부분이 반대가 되도록 리버스(reverse) 형태로 만들되, 반드시 STI 에지부에서 활성 영역 안쪽으로 조금더 들어와서 패터닝될 수 있도록 일정한 바이어스(bias)를 주어 만들도록 한다.

상기 패드 TEOS 막의 건식 식각시에는 실리콘 기판에 건식 식각에 의한 데미지(damage)를 주지 않기 위해 하부의 패드 산화막의 두께 대부분이 유지되도록 한다.

이상의 공정을 거치게 되면 활성 영역 에지부에서 패드 TEOS 막이 STI 갭필 산화막을 감싸고 있는 사이드월(sidewall) 형태를 갖추게 되고, 후속 패드 산화막 제거를 위한 불산(HF) 용액에 의한 디핑(dipping) 및 게이트 폴리(Gate Poly) 형성공정까지의 각종 전세정(pre-cleaning) 공정 및 습식 식각시에 활성 영역 에지부의 모트 현상을 방지하고 이상적인 STI 에지 프로파일(profile)을 형성하게 되어 소자의 신뢰성을 향상시킬 수 있도록 한 것에 특징이 있다.

이하 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.

도 2a 내지 도 2f는 본 발명에 따른 반도체 제조 공정 수순을 도시한 단면도들이다.

도 2a를 참조하면, 반도체 기판(21) 상부에 박막(150Å 내외)의 패드 산화 막(22)을 열산화공정에 의해 증착하고, 그 상부에 300Å 내지 700Å 두께의 패드 TEOS 산화막(23)과, 원래 두께에서 패드 TEOS막 두께 만큼을 감한 두께(1,300Å 내지 1,700Å)의 패드 질화막(24)을 저압화학기상증착 방식에 의해 증착한후 활성 영역을 한정하기 위한 쉘로우 트렌치(T)를 형성한다.

도 2b를 참조하면, 트렌치(T)의 측벽에 200Å 내지 300Å 두께의 STI 라이너(Liner) 열산화막(25)을 형성한다. 이어서, 상기 트렌치(T)가 완전히 매립되도록 상기 결과물 상에 두껍게 갭필용 산화막(26)을 증착한다. 이때 트렌치 갭필(gap-fill)용 산화막으로는 고밀도 플라즈마 산화막 또는 TEOS/O3 상압 화학 기상 증착 방식(APCVD)에 의해 NSG 산화막을 증착한다.

도 2c를 참조하면, 패드 질화막(24)이 노출되도록 트렌치 갭필 산화막(26)의 표면을 화학기계적연마(CMP) 공정으로 연마한다.

이 과정에서 패드 질화막(24)은 트렌치 갭필 산화막(26)의 CMP 스톱레이어(Stop Layer) 역할을 하게되고, 패드질화막도 소정두께가 연마되며 패드질화막 사이의 트렌치 갭필 산화막은 연마 선택비에 의해 패드 질화막의 높이보다 낮게 오목하게 되어 연마된다.

도 2d를 참조하면, 패드 질화막(24)을 습식 식각 공정을 통해 제거하여 패드 TEOS(23)막이 노출되도록 한다.

도 2e를 참조하면, 노출된 패드 TEOS(23)막을 STI 에지부의 일정부분만을 남기고 대부분의 활성 영역상에서는 건식식각하되 하부의 패드 산화막(22)은 실리콘 기판(21)상에 가해질 식각 데미지(damage)로부터 보호하기 위해 대부분의 두께 가 유지되도록 식각한다.

상기 패드 TEOS(23)막의 건식 식각시, 사용된 마스크는 활성 영역을 한정하기 위해 사용된 마스크, 즉 STI 형성부위가 식각되도록 제작된 마스크를 리버스(reverse)형태로 제작하여 활성 영역부위가 식각되도록 만들되, 반드시 STI 에지부에서 활성 영역 안쪽으로 일정부분 들어와서 식각되도록 바이어스(bias)를 준 상태에서 제작되도록 한다.

모양을 보면, 결과적으로 활성 영역 에지부에서 패드 TEOS 막이 STI 갭필 산화막을 감싸고 있는 사이드월(sidewall) 형태를 갖추게 된다.

도 2f를 참조하면, 패드 산화막 제거를 위한 불산(HF) 용액에 의한 디핑(dipping) 및 게이트 폴리(Gate Poly) 형성공정까지의 각종 전세정(pre-cleaning) 공정 및 습식 식각시에 활성 영역 에지부의 모트 현상을 방지하고 이상적인 STI 에지 프로파일(profile)이 형성되어 소자의 신뢰성을 향상시킬 수 있게 된다.

이와 같이, 본 발명의 트렌치 소자 분리를 위한 반도체 소자 제조 방법에 의하면, 패드 산화막과 패드 질화막 사이에 패드 TEOS 산화막을 증착한후 후속 STI 공정에서 바이어스 처리된 리버스 액티브 마스크(Biaed Reverse Active Mask)를 이용하는 간단한 리소그라피 패터닝 공정에 의해 트렌치 모서리 부분의 각화 현상을 억제시킴으로써 우수한 반도체 소자의 특성을 확보할 수 있다.

또한 본 발명의 제조 방법은 모든 STI 공정에 적용 가능하고 까다로운 공 정추가 없이 아주 간단한 공정을 통해 모트를 억제할 수 있다는 장점이 있고, 특히 전세정 공정 및 식각공정의 정도에 따라 증착되는 패드 TEOS 산화막의 두께를 제어하여 모트에 대처할 수 있어서 상당히 간편하면서도 우수한 소자 분리막을 형성할 수 있는 효과가 있다.

Claims (5)

1. 반도체 소자의 제조방법에 있어서,

   반도체 기판위에 패드 산화막, 패드 TEOS막 및 패드 질화막을 순차적으로 증착하는 단계와;

   상기 증착된 실리콘 기판에 활성 영역을 한정하기 위한 트렌치를 형성하는 단계와;

   상기 트렌치가 완전 매립되도록 산화막을 증착하는 단계와;

   상기 패드 질화막이 노출되도록 상기 산화막을 연마하는 단계와;

   상기 패드 TEOS막이 노출되도록 패드 질화막을 제거하는 단계와;

   상기 패드 TEOS막을 리소그라피 패턴에 의한 건식 식각 공정으로 STI 에지에서 활성 영역 안쪽으로 일정영역을 남기고 식각하는 단계 및

   상기 실리콘 기판의 활성 영역이 노출되도록 상기 패드 산화막을 전세정하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
2. 제 1항에 있어서,

   상기 패드 TEOS막은 300Å 내지 700Å의 두께로 증착되는 것을 특징으로 하는 반도체 소자의 제조방법.
3. 제 1항에 있어서,

   상기 패드 질화막은 1,300Å 내지 1,700Å의 두께로 증착되는 것을 특징으로 하는 반도체 소자의 제조방법.
4. 제 1항에 있어서,

   상기 패드 질화막 제거후, 상기 패드 TEOS막을 리소그라피 패턴에 의한 건식 식각 공정으로 패터닝할때 사용되는 마스크 제조시 활성 영역 한정시 사용되었던 마스크를 리버스처리하여 제조하되, STI 에지에서 활성 영역 안으로 약간 들어와서 활성 영역부위가 식각되도록 하는 일정부분 바이어스 처리가 된 마스크를 제조하는 것을 특징으로 하는 반도체 소자의 제조방법.
5. 제 1항에 있어서,

   상기 패드 TEOS막의 리소그라피 패턴에 의한 건식 식각 공정진행시에 하부의 패드 산화막이 잔막으로 남아있게 처리하는 것을 특징으로 하는 반도체 소자의 제조방법.

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