KR101006510B1 - 반도체소자의 소자분리막 형성방법 - Google Patents

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Abstract

본 발명은 반도체소자의 소자분리막 형성방법을 개시한다. 개시된 본 발명에 따른 반도체소자의 소자분리막 형성방법은, 반도체기판 상에 패드산화막과 폴리실리콘막을 차례로 형성하는 단계; 상기 폴리실리콘막과 패드산화막 및 반도체기판을 순차적으로 식각하여 상기 반도체기판에 트렌치를 형성하는 단계; 상기 트렌치가 형성된 기판의 결과물을 습식식각하여 트렌치에 인접한 패드산화막 부분의 소정 폭을 제거하는 단계; 상기 식각된 폴리실리콘막 및 패드산화막의 측벽에 스페이서를 형성하는 단계; 상기 트렌치를 매립하도록 기판 전면 상에 매립산화막을 증착하는 단계; 상기 폴리실리콘막이 노출되도록 매립산화막의 표면을 제거하는 단계; 및 상기 폴리실리콘막 및 패드산화막을 제거하는 단계;를 포함한다. 본 발명에 따르면, 소자분리막 가장자리 모트를 제거시킴으로써, 반도체소자의 전기적인 특성을 향상시킬 수 있다.

Description

반도체소자의 소자분리막 형성방법{Method for forming isolation layer of semiconductor device}
도 1a 및 도 1e는 종래 기술에 따른 반도체소자의 소자분리막 형성방법을 설명하기 위한 공정단면도.
도 2a 및 도 2h는 본 발명에 따른 반도체소자의 소자분리막 형성방법을 설명하기 위한 공정단면도.
<도면의 주요 부분에 대한 부호의 설명>
22 : 기판 24 : 패드산화막
26 : 폴리실리콘막 28 : 트렌치
30 : 감광막패턴 32 : 선형질화막
32a : 선형질화막 34 ; HDP CVD산화막
34a ; 소자분리막
본 발명은 반도체소자의 소자분리막 형성방법에 관한 것으로서, 보다 상세하게는, 트렌치 상단 가장자리에서의 모트(Moat)발생을 방지할 수 있는 반도체소자의 소자분리막 형성방법에 관한 것이다.
일반적으로, 반도체 소자를 제조함에 있어서, 소자와 소자사이의 전기적 분리를 위해 소자분리막을 형성하고 있으며, 이러한 소자분리막을 형성하기 위해 로코스(LOCOS) 및 STI(Shallow Trench Isolation)공정이 이용되고 있다.
그런데, 로코스 공정에 의한 소자분리막은 그 상단 코너부에 새부리 형상의 버즈-빅(bird's-beak)이 발생되기 때문에 소자 형성 면적을 줄이는 단점을 가지며, 그래서, 그 이용에 한계를 갖게 되었고, 이에 따라, 현재 대부분의 반도체 소자는 작은 폭으로 형성 가능한 STI공정을 이용해서 소자분리막을 형성하고 있다.
도 1a 및 도 1e는 STI공정을 이용한 종래기술에 따른 반도체소자의 소자분리막 형성방법을 설명하기 위한 공정단면도이다.
먼저, 도 1a에 도시된 바와 같이, 반도체기판(11) 상에 패드산화막(13)과 패드질화막(15)을 순차적으로 형성한다.
다음에, 도 1b에 도시된 바와 같이, 상기 패드질화막(15) 상에 기판 필드 영역을 노출시키는 감광막 패턴(19)을 형성한다. 그런다음, 노출된 상기 질화막부분 및 그 아래의 상기 패드산화막(13) 및 반도체기판(11)을 차례로 식각하여 트렌치(17)를 형성한다.
이어서, 도 1c에 도시된 바와 같이, 감광막을 제거한 후, 상기 트렌치(17)를 매립하도록 기판 전면 상에 매립산화막(21)을 증착한다. 여기서, 상기 매립산화막(21)은 HDP CVD산화막을 적용한다.
다음에, 도 1d에 도시된 바와 같이, 상기 패드질화막(15)이 노출되도록 상기 매립산화막(21)을 CMP(Chemical Mechnical Polishing)한다.
이어서, 도 1e에 도시된 바와 같이, 상기 패드질화막(15)을 제거하여 소자분리막(21a)을 형성한다.
이후, 공지의 후속 공정. 즉, 게이트 공정을 진행한다.
그러나, 종래기술에 따른 반도체 소자분리막 형성방법에 의하면, 도 1f에 도시된 바와 같이, 패드질화막을 습식식각하는 과정에서 트렌치 상단 가장자리 부분이 침식되어 모트(Edge Moat)("A")가 발생하게 되며 이러한 가장자리 모트("A")가 험프현상및 INWE(Inverse Narrow Width Effect) 현상을 유발하여 반도체소자의 전기적인 특성을 열화시키게 된다.
이에 본 발명은 상기 종래기술의 제반 문제점을 해결하기 위하여 안출된 것으로서, 가장자리 모트의 발생을 방지할 수 있는 반도체소자의 소자분리막 형성방법을 제공함에 그목적이 있다.
상기 목적을 달성하기 위한 본 발명에 따른 반도체 소자분리막 형성방법은, 반도체기판 상에 패드산화막과 폴리실리콘막을 차례로 형성하는 단계; 상기 폴리실리콘막과 패드산화막 및 반도체기판을 순차적으로 식각하여 상기 반도체기판에 트렌치를 형성하는 단계; 상기 트렌치가 형성된 기판의 결과물을 습식식각하여 트렌치에 인접한 패드산화막 부분의 소정 폭을 제거하는 단계; 상기 식각된 폴리실리콘막 및 패드산화막의 측벽에 스페이서를 형성하는 단계; 상기 트렌치를 매립하도록 기판 전면 상에 매립산화막을 증착하는 단계; 상기 폴리실리콘막이 노출되도록 매립산화막의 표면을 제거하는 단계; 및 상기 폴리실리콘막 및 패드산화막을 제거하는 단계;를 포함한다.
상기 스페이서는 질화막으로 형성한다.
상기 매립산화막의 표면을 제거하는 단계는 CMP 공정으로 수행한다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명한다.
도 2a 및 도 2h는 본 발명에 따른 반도체소자의 소자분리막 형성방법을 설명하기 위한 공정단면도이다.
먼저, 도 2a에 도시된 바와 같이, 반도체기판(22) 상에 패드산화막(24)을 형성한 후, 상기 패드산화막(24) 상에 종래기술과는 달리 질화막이 아닌 폴리실리콘막(26)을 형성한다.
그 다음, 도 2b에 도시된 바와 같이, 상기 폴리실리콘막(26) 상에 기판 필드 영역을 노출시키는 감광막패턴(30)을 형성한다. 그런다음, 노출된 폴리실리콘막(26) 부분 및 그 아래의 패드산화막(24) 및 반도체기판(22)을 차례로 식각하여 트렌치(28)를 형성한다.
이어서, 도 2c에 도시된 바와 같이, 상기 감광막패턴(30)을 제거한 후, 상기 트렌치(28)가 형성된 기판의 결과물을 습식식각하여 상기 트렌치(28)에 인접한 패드산화막(24) 부분을, 단면상으로 보았을 때, 상기 식각된 폴리실리콘막(26)보다 폭이 좁아지도록 소정 폭을 제거한다.
그 다음, 도 2d에 보는 바와 같이, 상기 트렌치(28) 표면, 소정 폭이 제거된 패드산화막(24) 부분 및 식각된 폴리실리콘막(26) 부분을 포함하여 기판의 결과물 상에 선형질화막(32)을 형성한다.
이어서, 도 2e에 도시된 바와 같이, 상기 선형질화막(32)을 전면 식각하여 상기 식각된 폴리실리콘막(26) 부분의 측벽에 질화막으로 이루어진 스페이서(32a)를 형성한다. 이때, 상기 스페이서(32a)는 후속 식각공정에서 발생하는 가장자리 모트를 제거하는 기능을 한다.
그 다음, 도 2f에 도시된 바와 같이, 트렌치(28)를 완전히 매립하도록 기판 전면 상에 매립산화막(34)을 형성한다. 여기서, 상기 매립산화막(34)은 HDP CVD산화막으로 한다.
이어서, 도 2g에 도시된 바와 같이, 폴리실리콘막(26)이 노출되도록 매립산화막(34)의 표면을 CMP 공정으로 제거한다.
그 다음, 도 2h에 도시된 바와 같이, 상기 폴리실리콘막(26)과 패드산화막(24)를 제거하여 본 발명에 따른 소자분리막(34a)을 형성한다.
삭제
이와같은 방법으로, 소자분리막을 형성할 때 패드산화막을 형성한 후 식각방지막으로 패드질화막 대신에 식각선택비를 높히기 위하여 폴리실리콘막을 형성하고, 트렌치 가장자리에 형성된 상기 패드산화막을 제거한 지역에 질화막으로 이루어진 스페이서를 형성하며, 갭필 산화막으로서 HDP CVD 산화막을 증착시킨 후 상기 폴리실리콘막과 상기 패드산화막을 제거하여 소자분리막을 형성시킴으로써, 후속 식각공정중에 발생할 수 있는 가장자리 모트를 제거하여 소자특성을 향상시킬 수 있다.
상기에서 설명한 바와 같이, 본 발명은, 트렌치 가장자리부분에 형성된 패드 산화막을 제거한 지역에 질화막 스페이서를 형성함으로써 후속 식각공정에서 발생하는 상기 트렌치 상단 가장자리부분이 침식되어 발생하는 가장자리 모트를 제거할 수 있다.
따라서, 상기 가장자리 모트로 인하여 발생하는 트랜지스터의 험프현상과 INWE현상을 개선시킬 수 있어 반도체소자의 전기적인 특성을 향상시킬 수 있다.
삭제
한편, 본 발명은 상술한 특정의 바람직한 실시 예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경실시가 가능할 것이다.

Claims (3)

  1. 반도체기판 상에 패드산화막과 폴리실리콘막을 차례로 형성하는 단계;
    상기 폴리실리콘막과 패드산화막 및 반도체기판을 순차적으로 식각하여 상기 반도체기판에 트렌치를 형성하는 단계;
    상기 트렌치가 형성된 기판의 결과물을 습식식각하여 상기 식각된 폴리실리콘막보다 폭이 좁아지도록 상기 트렌치에 인접한 패드산화막 부분의 소정 폭을 제거하는 단계;
    상기 식각된 폴리실리콘막 및 상기 소정 폭이 제거된 패드산화막의 측벽에 스페이서를 형성하는 단계;
    상기 트렌치를 매립하도록 기판 전면 상에 매립산화막을 증착하는 단계;
    상기 폴리실리콘막이 노출되도록 매립산화막의 표면을 제거하는 단계; 및
    상기 폴리실리콘막 및 패드산화막을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체소자의 소자분리막 형성방법.
  2. 제 1 항에 있어서,
    상기 스페이서는 질화막으로 형성하는 것을 특징으로 하는 반도체소자의 소자분리막 형성방법.
  3. 제 1 항에 있어서,
    상기 매립산화막의 표면을 제거하는 단계는 CMP 공정으로 수행하는 것을 특징으로 하는 반도체소자의 소자분리막 형성방법.
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Citations (3)

* Cited by examiner, † Cited by third party
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KR20000027869A (ko) * 1998-10-29 2000-05-15 김영환 반도체소자의 트렌치 형성방법
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