KR20050058816A - 트렌치 내의 스페이서를 구비한 반도체 소자 및 그 제조방법 - Google Patents

트렌치 내의 스페이서를 구비한 반도체 소자 및 그 제조방법 Download PDF

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Abstract

본 발명은 반도체 소자의 얕은 트렌치 분리(STI) 또는 깊은 트렌치 분리(DTI) 공정에서, 트렌치 내에 발생하는 보이드를 방지하기 위한 트렌치 내의 스페이서를 구비한 반도체 소자 및 그 제조 방법에 관한 것이다. 본 발명에 따른 트렌치 내의 스페이서를 구비한 반도체 소자의 제조 방법은, 패드막이 형성된 반도체 기판 상에 소정 패턴에 따라 트렌치를 형성하는 단계; 상기 트렌치를 포함한 반도체 기판 표면에 증착막을 증착하는 단계; 상기 증착막을 식각하여, 상기 트렌치 내측벽에 스페이서를 형성하는 단계; 및 상기 트렌치 상에 갭 절연체를 증착하고, 이를 평탄화하는 단계 를 포함한다. 본 발명에 따르면, 반도체 소자의 소자 분리를 위한 트렌치 내에 스페이서를 형성함으로써, 트렌치 내에 발생하던 보이드를 억제하고, 이로 인해 반도체 소자의 누설 전류 특성을 개선할 수 있고, 반도체 소자의 특성을 향상시킬 수 있다.

Description

트렌치 내의 스페이서를 구비한 반도체 소자 및 그 제조 방법 {A semiconductor device with a spacer in the trench, and a manufacturing method thereof}
본 발명은 트렌치 내의 스페이서를 구비한 반도체 소자 및 그 제조 방법에 관한 것으로, 보다 구체적으로, 반도체 소자의 얕은 트렌치 분리(Shallow Trench Isolation: STI) 또는 깊은 트렌치 분리(Deep Trench Isolation: DTI) 공정에서, 트렌치 내에 발생하는 보이드를 방지하기 위한 트렌치 내의 스페이서를 구비한 반도체 소자 및 그 제조 방법에 관한 것이다.
일반적으로 반도체 회로에서는 반도체 기판의 상부에 형성된 트랜지스터, 다이오드 및 저항 등의 여러 소자들을 전기적으로 분리할 필요가 있다. 또한, 반도체 소자의 고집적화가 진행됨에 따라, 소자 제조시 미세 패턴이 요구되어 왔고, 트랜지스터의 채널 길이와 소자 분리를 위한 필드 산화막의 폭 또한 줄어들게 되었다.
이러한 소자 분리를 형성하기 위한 방법으로서 종래에는 실리콘 부분 산화법(LOCal Oxidation of Silicon; 이하 LOCOS라 한다)이 가장 많이 사용되어 왔다.
상기 LOCOS 소자 분리는 실리콘 기판 상에 패드 산화막 및 질화막을 차례로 형성하는 단계, 상기 질화막을 패터닝하는 단계, 및 실리콘 기판을 선택적으로 산화시켜 필드 산화막을 형성하는 단계로 이루어지며, 이러한 LOCOS 소자 분리에 의하면, 실리콘 기판의 선택적 산화시 마스크로 사용되는 질화막 하부에서 패드 산화막의 측면으로 산소가 침투하면서 필드 산화막의 끝부분에 버즈 비크(bird's beak)가 발생하게 된다. 이러한 버즈 비크에 의해 필드 산화막이 버즈 비크의 길이만큼 액티브 영역으로 확장되기 때문에, 채널 길이가 짧아져서 문턱전압(threshold voltage)이 증가하는 소위 협채널 효과(short channel effect)가 유발되어 트랜지스터의 전기적 특성을 악화시킨다. 특히, 이러한 LOCOS 소자 분리는 채널 길이가 0.3㎛ 이하로 감소됨에 따라 액티브 영역 양측의 필드 산화막이 붙어버리는 펀치쓰루(punch-through)가 발생하여 액티브 영역의 폭이 정확하게 확보되지 않는 등 그 한계를 나타내었다.
따라서 0.25㎛ 이하의 디자인-룰로 제조되는 최근의 반도체 제조 공정에서는 트렌치(trench) 소자 분리 방법이 거론되어 왔다. 즉, 반도체 기판을 부분적으로 식각하여 소자들 사이에 소정의 트렌치를 형성하여 소자 분리하는 트렌치 기법이 적용되고 있다.
최근에는 소자 분리시 실리콘 기판을 국부적으로 식각하여 트렌치를 형성한 후에 절연막(예를 들어, 산화막)을 증착하고, 화학적 기계 연마(Chemical Mechanical Polishing; CMP) 공정에 의해 액티브 영역 위의 절연막을 식각하여 필드 영역에만 절연막이 잔존하도록 하는 얕은 트렌치 분리(STI) 기법이 주로 이용되고 있다. 특히, 트렌치의 깊이를 3㎛ 이하로 얕게 형성하는 STI 기법은, 현재 0.15㎛급 이하의 디자인룰까지 큰 문제없이 적용되고 있다.
이러한 STI 공정은 실리콘 기판을 소정 깊이로 식각하여 트렌치를 형성하는 단계, 상기 트렌치 및 기판의 상부에 절연막을 증착하는 단계, 및 상기 절연막을 전면 식각(etch back) 또는 CMP 방법으로 식각하여 상기 트렌치의 내부를 절연막으로 충진(filling) 또는 매립하는 단계로 이루어진다. 현재는 트렌치를 충진하는 산화막으로 USG(undoped silicate glass), TEOS(tetra-ethyl-ortho-silicate) 및 HTO(high temperature oxide), 또는 이들의 조합을 사용하고 있다.
이하, 도 1a 내지 도 1d를 참조하여, 종래 기술에 따른 트렌치를 구비한 반도체 소자의 제조 방법을 구체적으로 설명한다.
도 1a 내지 도 1d는 종래 기술에 따른 트렌치를 구비한 반도체 소자의 제조 방법을 나타내는 공정 흐름도이다.
먼저, 실리콘 기판(11) 상에 열산화막 재질의 패드 산화막(Pad Film; 12)을 형성하고, 이후 상기 패드 산화막(13) 상에 감광막(Photo Resist: PR)을 형성하며(도 1a 참조), 이후, 상기 감광막을 마스크로 하여 패드 산화막(12')을 식각한 다음에, 감광막 패턴을 제거하여 실리콘 기판(11')의 표면 노출 부위를 일정 두께 식각하여 트렌치(A)를 형성한다(도 1b 참조). 이와 같이 형성된 트렌치는 얕은 트렌치 분리(STI) 소자를 형성하기 위한 것이다.
다음에, 상기 트렌치(A) 내부가 충분히 채워지도록 절연체, 예를 들어, TEOS(13)를 증착한다(도 1c 참조).
다음에, 화학적 기계 연마(CMP) 공정으로 평탄화 작업을 수행한 다음에, 상기 패드 산화막(12')를 제거한 후에 소정의 온도로 어닐링을 수행하며(도 1d 참조), 후속적으로 클리닝 공정을 수행하여 소자 분리 공정을 완료하게 된다.
그러나 이러한 일련의 제조 공정을 통해 STI를 제조하는 경우, STI 절연체로 예를 들어, 증착 속도가 빠른 AP(Atmospheric Pressure)-TEOS 또는 PE(Plasma Enhanced)-TEOS를 사용하게 되는데, 이때 STI 상에 도면부호 B로 도시되는 바와 같은 보이드가 발생한다는 문제점이 있다. 구체적으로, 종래 기술에 따른 STI(Shallow Trench Isolation) 또는 DTI(Deep Trench Isolation) 형성 후, 갭 충진시에 트렌치 CD(Critical Dimension) 및 트렌치 식각 시에 측면 경사(slope)에 따라 트렌치 갭 충진 필름의 스텝 커버리지(Step Coverage) 문제로 인하여 트렌치 내에 보이드가 형성되며, 이로 인해 반도체 소자의 누설 전류가 발생하게 되고 소자 특성을 열화시킨다는 문제점이 있다.
상기 문제점을 해결하기 위한 본 발명의 목적은 반도체 소자를 분리하기 위한 트렌치의 갭 충진 시에 갭 충진 필름의 스텝 커버리지 문제가 발생하지 않도록, LPCVD 필름을 이용하여 트렌치의 프로파일을 역사다리꼴로 형성하여 트렌치 갭 충진 시에 보이드가 발생하는 것을 억제할 수 있는 트렌치 내의 스페이서를 구비한 반도체 소자 및 그 제조 방법을 제공하기 위한 것이다.
상기 목적을 달성하기 위한 수단으로서, 본 발명에 따른 트렌치 내의 스페이서를 구비한 반도체 소자의 제조 방법은,
패드막이 형성된 반도체 기판에 트렌치를 형성하는 단계;
상기 트렌치를 포함한 반도체 기판 표면에 증착막을 형성하는 단계;
상기 증착막을 식각하여, 상기 트렌치 내측벽에 스페이서를 형성하는 단계; 및
상기 트렌치에 갭 절연체를 매립하고, 이를 평탄화하는 단계
를 포함한다.
여기서, 상기 증착막은 저압 화학 기상 증착(Low Pressure Chemical Vapor Deposition: LPCVD) 방식으로 증착되는 것을 특징으로 하며, 상기 증착막은 스텝 커버리지가 좋은 TEOS(tetra-ethyl- ortho-silicate), 질화막 또는 폴리실리콘인 것을 특징으로 한다.
여기서, 상기 트렌치 내에 형성된 스페이서에 의해 상기 절연체가 역사다리꼴 형상으로 증착되는 것을 특징으로 한다.
여기서, 상기 증착막의 식각은 전면 식각(Etch Back)을 이용하는 것을 특징으로 한다.
한편, 상기 목적을 달성하기 위한 다른 수단으로서, 본 발명에 따른 트렌치 내의 스페이서를 구비한 반도체 소자는,
소자 분리를 위한 트렌치가 형성된 반도체 기판;
상기 트렌치의 내측벽에 형성된 스페이서; 및
상기 트렌치에 형성되는 절연체
를 포함한다.
여기서, 상기 스페이서는 LPCVD 방식으로 증착되는 것을 특징으로 하며, 상기 스페이서는 스텝 커버리지가 좋은 TEOS, 질화막 또는 폴리실리콘인 것을 특징으로 한다.
여기서, 상기 스페이서에 의해 상기 절연체가 역사다리꼴 형상으로 증착되는 것을 특징으로 한다.
본 발명에 따르면, 트렌치 식각 후 스텝 커버리지가 좋은 저압 화학 기상 증착(LPCVD) 필름을 증착하여 증착막을 형성하고, 전면 식각(Etch Back) 공정을 실시하여 트렌치 측면에 스페이서를 형성함으로써, 즉, 상기 트렌치 갭을 충진하기 전에 트렌치 프로파일을 역사다리꼴(Positive Profile)로 형성하여 트렌치 갭 충진 필름의 증착 시에 발생하는 보이드를 억제할 수 있게 된다.
이하, 첨부된 도면을 참조하여, 본 발명의 실시예에 따른 트렌치 내의 스페이서를 구비한 반도체 소자 및 그 제조 방법을 상세히 설명한다.
도 2a 내지 도 2f는 본 발명에 따른 트렌치 내의 스페이서를 구비한 반도체 소자의 제조 방법을 나타내는 공정 흐름도이다.
본 발명에 따른 트렌치 내의 스페이서를 구비한 반도체 소자의 제조 방법은, 먼저 실리콘 기판(21) 상에 열산화막 재질의 패드 산화막(22)을 형성하고, 이후 상기 패드 산화막(22) 상에 감광막(미도시함)을 형성한다(도 2a 참조).
다음으로, 상기 감광막을 마스크로 하여 상기 패드 산화막(22)을 식각한 다음에, 감광막 패턴을 제거하여 실리콘 기판(21)의 표면 노출 부위를 일정 두께만큼 식각하여 트렌치(C)를 형성한다(도 2b 참조). 이와 같이 형성된 트렌치(C)는 트렌치 분리 소자를 형성하기 위한 것이다.
다음으로, 상기 트렌치 식각 후에 저압 화학 기상 증착(Low Pressure Chemical Vapor Deposition: LPCVD)을 이용하여 증착막(23)을 형성한다(도 2c 참조). 여기서, 상기 증착막(23)으로 LPCVD TEOS, LPCVD 질화막(Nitride) 또는 LPCVD 폴리실리콘을 이용할 수 있다.
다음으로, 노출된 표면을 전면 식각(Etch Back)하여 상기 트렌치(C)의 측벽면에 스페이서(23')를 형성한다(도 2d 참조). 이와 같이 상기 트렌치 측벽면에 스페이서(23')가 형성되어, 상기 트렌치 식각시 형성되는 프로파일 및 트렌치 CD(Critical Dimension)와 상관없이 트렌치 갭 충진 전에 역사다리꼴 형상의 프로파일이 형성되게 되고, 상기 트렌치 갭 절연체의 스텝 커버리지 특성과 관계없이 안정적인 갭 충진이 이루어지게 된다. 이로 인해 트렌치 내의 보이드 생성을 억제할 수 있어서, 고집적화에 따른 얕은 트렌치 분리막(STI) 내의 보이드 현상이나 깊은 트렌치 분리막(DTI)에서도 보이드 현상이 제어될 수 있다.
다음으로, 상기 트렌치 내부가 충분히 채워지도록 절연체, 예를 들어, TEOS(24)를 증착한다(도 2e 참조).
다음에, 화학적 기계 연마(CMP) 공정으로 평탄화 작업을 수행한 다음에, 상기 패드 산화막(22')를 제거하고 소정의 온도로 어닐링을 수행하며(도 2f 참조), 후속적으로 클리닝 공정을 수행하여 소자 분리 공정을 완료하게 된다.
따라서 소자 분리를 위한 트렌치가 형성된 반도체 기판(21), 상기 트렌치의 내측벽에 형성된 스페이서(23), 및 상기 트렌치에 형성되는 절연체(24)를 포함하는 본 발명에 따른 반도체 소자는, 상기 트렌치 갭 충진시 트렌치 내부의 보이드를 억제할 수 있다.
위에서 발명을 설명하였지만, 이러한 실시예는 이 발명을 제한하려는 것이 아니라 예시하려는 것이다. 이 발명이 속하는 분야의 숙련자에게는 이 발명의 기술 사항을 벗어남이 없어 위 실시예에 대한 다양한 변화나 변경 또는 조절이 가능함이 자명할 것이다. 그러므로 본 발명의 보호 범위는 첨부된 청구 범위에 의해서만 한정될 것이며, 위와 같은 변화예나 변경예 또는 조절예를 모두 포함하는 것으로 해석되어야 할 것이다.
본 발명에 따르면, 반도체 소자의 소자 분리를 위한 트렌치 내에 스페이서를 형성함으로써, 트렌치 내에 발생하던 보이드를 억제하고, 이로 인해 반도체 소자의 누설 전류 특성을 개선할 수 있고, 반도체 소자의 특성을 향상시킬 수 있다.
도 1a 내지 도 1d는 종래 기술에 따른 트렌치를 구비한 반도체 소자의 제조 방법을 나타내는 공정 흐름도이다.
도 2a 내지 도 2f는 본 발명에 따른 트렌치 내의 스페이서를 구비한 반도체 소자의 제조 방법을 나타내는 공정 흐름도이다.

Claims (8)

  1. 반도체 소자의 소자 분리막 형성 방법에 있어서,
    패드막이 형성된 반도체 기판에 트렌치를 형성하는 단계;
    상기 트렌치를 포함한 반도체 기판 표면에 증착막을 증착하는 단계;
    상기 증착막을 식각하여, 상기 트렌치 내측벽에 스페이서를 형성하는 단계; 및
    상기 트렌치에 갭 절연체를 매립하고, 이를 평탄화하는 단계
    를 포함하는 트렌치 내의 스페이서를 구비한 반도체 소자의 제조 방법.
  2. 제 1항에 있어서,
    상기 증착막은 저압 화학 기상 증착(Low Pressure Chemical Vapor Deposition: LPCVD) 방식으로 증착되는 것을 특징으로 하는 트렌치 내의 스페이서를 구비한 반도체 소자의 제조 방법.
  3. 제 1항 또는 제 2항에 있어서,
    상기 증착막은 TEOS(tetra-ethyl- ortho-silicate), 질화막 또는 폴리실리콘인 것을 특징으로 하는 트렌치 내의 스페이서를 구비한 반도체 소자의 제조 방법.
  4. 제 1항에 있어서,
    상기 트렌치 내에 형성된 스페이서에 의해 상기 절연체가 역사다리꼴 형상으로 증착되는 것을 특징으로 하는 트렌치 내의 스페이서를 구비한 반도체 소자의 제조 방법.
  5. 제 1항에 있어서,
    상기 증착막의 식각은 전면 식각(Etch Back)을 이용하는 것을 특징으로 하는 트렌치 내의 스페이서를 구비한 반도체 소자의 제조 방법.
  6. 소자 분리를 위한 트렌치가 형성된 반도체 기판;
    상기 트렌치의 내측벽에 형성된 스페이서; 및
    상기 트렌치에 형성되는 절연체
    를 포함하는 트렌치 내의 스페이서를 구비한 반도체 소자.
  7. 제 6항에 있어서,
    상기 스페이서는 TEOS(tetra-ethyl- ortho-silicate), 질화막 또는 폴리실리콘인 것을 특징으로 하는 트렌치 내의 스페이서를 구비한 반도체 소자.
  8. 제 6항에 있어서,
    상기 절연체가 역사다리꼴 형상으로 증착되는 것을 특징으로 하는 트렌치 내의 스페이서를 구비한 반도체 소자.
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