KR20010110007A - 반도체소자의 트렌치 소자분리 방법 - Google Patents

반도체소자의 트렌치 소자분리 방법 Download PDF

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Abstract

트렌치 소자분리 방법이 제공된다. 이 방법은 반도체기판 상에 상기 반도체기판의 소정영역을 노출시키는 트렌치 마스크 패턴을 형성하는 단계와, 상기 트렌치 마스크 패턴의 측벽에 스페이서를 형성하는 단계와, 상기 트렌치 마스크 패턴 및 상기 스페이서를 식각 마스크로 사용하여 상기 노출된 반도체기판을 식각하여 활성영역을 한정하는 트렌치 영역을 형성하는 단계와, 상기 트렌치 영역의 측벽 및 바닥 상에 제1 열산화막을 형성하는 단계와, 상기 스페이서 및 상기 제1 열산화막을 제거하는 단계와, 상기 제1 열산화막 및 상기 스페이서가 제거된 결과물을 열산화시키어 상기 트렌치 영역의 측벽 및 바닥에 제2 열산화막을 형성하는 단계와, 상기 제2 열산화막에 의해 둘러싸여진 상기 트렌치 영역을 채우는 절연막 패턴을 형성하는 단계를 포함한다.

Description

반도체소자의 트렌치 소자분리 방법{Trench isolation method of semiconductor device}
본 발명은 반도체소자의 제조방법에 관한 것으로, 특히 트렌치 소자분리 방법에 관한 것이다.
반도체소자의 집적도가 증가함에 따라 트랜지스터와 같은 개별소자들을 서로 격리시키기 위한 소자분리 기술이 점점 중요해지고 있다. 지금까지 널리 사용되어온 로코스(LOCOS; local oxidation of silicon) 기술은 버즈비크(bird's beak) 등의 이유로 고집적 반도체소자의 제조에 사용되기가 점점 어려워지고 있다. 이에 따라, 최근에 반도체기판의 소정영역을 식각하여 트렌치 영역을 형성하고, 상기 트렌치 영역 내에 절연막을 채우는 트렌치 소자분리 기술이 널리 사용되고 있다.
도 1 내지 도 3은 종래의 트렌치 소자분리 방법을 설명하기 위하여 도시한 단면도들이다.
도 1을 참조하면, 반도체기판(1) 상에 패드산화막(3) 및 패드질화막(5)을 차례로 형성한다. 상기 패드질화막(5) 및 패드산화막(3)을 연속적으로 패터닝하여 반도체기판(1)의 소정영역을 노출시킨 다음, 상기 노출된 반도체기판(1)을 식각하여 활성영역을 한정하는 트렌치 영역(7)을 형성한다.
도 2를 참조하면, 상기 트렌치 영역(7)이 형성된 결과물을 열산화시키어 트렌치 영역(7)의 측벽 및 바닥에 열산화막(9)을 형성한다. 상기 열산화막(9)이 형성된 결과물의 전면에 트렌치 영역(7)을 채우는 절연막, 예컨대 CVD 산화막을 형성한다. 상기 패터닝된 패드질화막(5)이 노출될 때까지 상기 절연막을 평탄화시키어 트렌치 영역 내에 절연막 패턴(11)을 형성한다.
도 3을 참조하면, 상기 패터닝된 패드질화막(5) 및 패터닝된 패드산화막(3)을 제거하여 활성영역의 표면을 노출시킨다. 여기서, 상기 패터닝된 패드질화막(5) 및 패터닝된 패드산화막(3)은 건식식각 공정보다는 습식식각 공정으로 제거하는 것이 바람직하다. 이는, 상기 활성영역 표면에 식각손상이 가해지는 현상을 방지하기 위함이다. 이때, 상기 패터닝된 패드산화막(3)을 제거하는 동안 상기 절연막 패턴(11)은 물론 상기 트렌치 영역의 상부측벽 상에 형성된 열산화막(9) 또한 식각된다. 그 결과, 절연막 패턴(11)의 일부가 식각되어 그 크기가 작아진 소자분리막(11a)이 형성됨과 동시에 상기 소자분리막(11a)의 가장자리(E)가 리세스되어 트렌치 영역의 상부 측벽이 노출된다.
이에 더하여, 상기 패터닝된 패드산화막(3)을 제거하여 활성영역을 노출시킨 후에 습식식각 공정이 추가로 진행될 수 있다. 구체적으로, 상기 패터닝된 패드산화막(3)을 제거한 다음에, 상기 노출된 활성영역 상에 희생산화막을 형성하는 공정과, 상기 희생산화막을 스크린 산화막으로 사용하여 상기 활성영역 표면에 모스 트랜지스터의 문턱전압 및/또는 펀치쓰루 특성을 최적화시키기 위한 불순물 이온을 주입하는 공정과, 상기 희생산화막을 습식식각 공정으로 제거하여 활성영역을 다시 노출시키는 공정과, 상기 노출된 활성영역 상에 게이트 산화막(13) 및 게이트 전극(15)을 형성하는 공정이 진행된다. 이에 따라, 상기 게이트 산화막(13)을 형성하기 전에, 상기 소자분리막(11a)의 가장자리(E)는 더욱 리세스되어 트렌치 영역의 상부 측벽이 심하게 노출될 수 있다.
상술한 바와 같이 종래의 기술에 따르면, 트렌치 영역의 상부 측벽이 노출된 상태에서 활성영역 상에 게이트 산화막 및 게이트 전극이 차례로 적층된다. 다시 말해서, 활성영역의 가장자리 코너 부분이 도 3에 도시된 바와 같이 게이트 전극에 의해 감싸여진다. 이에 따라, 게이트 전극에 소정의 전압이 인가되는 경우에, 활성영역의 가장자리 코너부분(즉, 트렌치 영역의 상부코너 부분)에서의 게이트 전계는 활성영역의 중심부분에서의 게이트 전계보다 훨씬 강하다. 따라서, 게이트 전극에 문턱전압보다 낮은 전압이 인가될지라도 트렌치 영역의 상부코너 부분에 채널이 형성되어 소오스 영역 및 드레인 영역 사이에 누설전류가 흐르는 문제점이 발생한다. 이와 아울러서, 활성영역의 가장자리 코너부분을 덮는 게이트 산화막의 신뢰성, 즉 내압특성이 저하되어 모스 트랜지스터의 수명을 감소시킨다.
본 발명이 이루고자 하는 기술적 과제는 소자분리막의 가장자리가 리세스되는 현상을 억제시키어 모스 트랜지스터의 특성을 개선시킬 수 있는 트렌치 소자분리 방법을 제공하는 데 있다.
도 1 내지 도 3은 종래의 트렌치 소자분리 방법을 설명하기 위한 단면도들이고,
도 4 내지 도 8은 본 발명에 따른 트렌치 소자분리 방법을 설명하기 위한 단면도들이다.
상기 기술적 과제를 달성하기 위하여 본 발명에 따른 트렌치 소자분리 방법은 반도체기판 상에 상기 반도체기판의 소정영역을 노출시키는 트렌치 마스크 패턴을 형성하는 단계와, 상기 트렌치 마스크 패턴의 측벽에 스페이서를 형성하는 단계와, 상기 트렌치 마스크 패턴 및 상기 스페이서를 식각 마스크로 사용하여 상기 노출된 반도체기판을 식각하여 활성영역을 한정하는 트렌치 영역을 형성하는 단계와, 상기 트렌치 영역의 측벽 및 바닥 상에 제1 열산화막을 형성하는 단계와, 상기 스페이서 및 상기 제1 열산화막을 제거하는 단계와, 상기 제1 열산화막 및 상기 스페이서가 제거된 결과물을 열산화시키어 상기 트렌치 영역의 측벽 및 바닥에 제2 열산화막을 형성하는 단계와, 상기 제2 열산화막에 의해 둘러싸여진 상기 트렌치 영역을 채우는 절연막 패턴을 형성하는 단계를 포함한다.
상기 트렌치 마스크 패턴은 반도체기판에 대하여 식각 선택비를 갖고 화학기계적 연마 저지막 역할을 하는 물질막, 예컨대 실리콘질화막을 포함하는 것이 바람직하다.
또한, 상기 스페이서는 실리콘산화막 이외에 실리콘질화막 또는 폴리실리콘막으로 형성할 수도 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다.
도 4를 참조하면, 실리콘기판과 같은 반도체기판(51) 상에 패드산화막 및 패드질화막을 차례로 형성한다. 상기 패드질화막을 패터닝하여 패드산화막의 소정영역을 노출시키는 패드질화막 패턴(55)을 형성한다. 상기 패드질화막 패턴(55)의 측벽에 통상의 방법으로 스페이서(57)를 형성한다. 상기 스페이서(57)는 CVD 산화막으로 형성하는 것이 바람직하며, CVD 산화막 이외에 CVD 질화막 또는 폴리실리콘막으로 형성할 수도 있다. 이때, 상기 스페이서(57)를 CVD 산화막으로 형성하는 경우에, 상기 패드산화막을 연속적으로 식각하여 반도체기판(51)의 소정영역을 노출시키는 패드산화막 패턴(53)을 형성한다. 상기 패드산화막 패턴(53) 및 패드질화막 패턴(55)은 트렌치 마스크 패턴(56)을 구성한다.
다른 방법으로, 상기 트렌치 마스크 패턴(56)은 상기 패드질화막 및 패드산화막을 연속적으로 패터닝하여 형성할 수도 있다. 이때, 상기 스페이서(57)는 패드산화막 패턴의 측벽 및 패드질화막 패턴의 측벽에 형성된다.
도 5를 참조하면, 상기 스페이서(57) 및 상기 트렌치 마스크 패턴(56)을 식각 마스크로 사용하여 상기 노출된 반도체기판(51)을 이방성 식각하여 활성영역을 한정하는 트렌치 영역(59)을 형성한다. 이때, 스페이서(57)가 반도체기판(51)에 대하여 식각선택비를 갖는 CVD 산화막으로 형성될지라도, 트렌치 영역을 형성하기 위한 이방성 식각공정시 스페이서(57)의 일부가 식각되어 그 폭이 좁아진 축소된 스페이서(57a)가 형성될 수도 있다.
도 6을 참조하면, 상기 트렌치 영역(59)이 형성된 결과물을 열산화시키어 상기 트렌치 영역(59)의 측벽 및 바닥에 선택적으로 제1 열산화막(61)을 160Å 정도의 두께로 형성한다. 이와 같이 제1 열산화막(61)을 형성하면, 트렌치 영역(59)의 상부코너 부분의 제1 열산화막(61)은 다른 부분의 제1 열산화막(61)보다 얇게 형성되고 트렌치 영역(59)의 상부코너 부분(C)이 여전히 90°에 가까운 형상을 보인다.
도 7을 참조하면, 상기 제1 열산화막(61) 및 축소된 스페이서(57a)를 불산용액(HF) 또는 완충산화막 식각용액(BOE; buffered oxide etchant)을 사용하는 습식식각 공정을 통하여 제거한다. 이에 따라, 종래의 기술과는 달리 트렌치 영역의 상부코너 부분이 완전히 노출된다. 이와 같이 상기 제1 열산화막(61)을 형성한 후에 이를 제거함으로써 최초의 트렌치 영역의 측벽 및 바닥에 식각손상에 기인하여 생성된 결정결함 등을 제거하는 효과를 얻을 수도 있다.
이어서, 상기 결과물을 다시 열산화시키어 트렌치 영역의 측벽 및 바닥에 선택적으로 제2 열산화막(63)을 약 240Å 정도의 두께로 형성한다. 이와 같이 제1 열산화막(61)을 제거하고 제2 열산화막(63)을 형성하면, 도 7에 도시된 바와 같이 트렌치 영역의 상부코너 부분이 약 45°의 완만한 경사를 보이며, 상기 트렌치 영역의 상부코너 부분의 제2 열산화막(63)은 다른 부분의 제2 열산화막(63)보다 두껍게 형성된다. 이는, 실리콘이 열산화되어 형성되는 열산화막은 <100> 결정방향보다 <111> 결정방향으로 성장하는 속도가 더 빠른 특성을 보이기 때문이다.
계속해서, 상기 제2 열산화막(63)이 형성된 결과물 전면에 상기 제2 열산화막(63)에 의해 둘러싸여진 트렌치 영역을 채우는 절연막, 예컨대 CVD 산화막을 형성한다. 상기 트렌치 마스크 패턴(56), 즉 패드질화막 패턴(55)이 노출될 때까지 상기 절연막을 평탄화시키어 트렌치 영역을 채우는 절연막 패턴(65)을 형성한다. 상기 평탄화 공정은 에치백 공정 또는 화학기계적 연마 공정을 사용하여 실시하거나 이들을 조합하여 실시할 수도 있다. 여기서, 상기 절연막 패턴(65)은 종래기술과는 달리 도 7에 도시된 바와 같이 활성영역의 가장자리 상부까지 연장되도록 형성된다. 이는 도 4에서 설명한 스페이서(57)에 기인하여 패드질화막 패턴들(55) 사이의 폭이 트렌치 영역의 폭보다 넓기 때문이다.
도 8을 참조하면, 상기 패드질화막 패턴(55) 및 패드산화막 패턴(53)을 습식 식각공정으로 제거하여 활성영역을 노출시킨다. 그 결과, 상기 절연막 패턴(65)이 CVD 산화막으로 형성된 경우에, 절연막 패턴(65)의 일부분 또한 패드산화막 패턴(53)을 제거하는 동안 식각되어 그 크기가 작아진 소자분리막(65a)이 형성된다. 이때, 종래기술과는 달리 소자분리막(65a)의 가장자리가 리세스되는 현상을 현저히 방지할 수 있다. 이는, 도 7에서 설명된 바와 같이 절연막 패턴(65)의 가장자리가 활성영역의 가장자리와 일정폭 만큼 겹쳐지도록 형성되고 트렌치 영역의 상부코너 부분이 45°정도의 경사를 보임은 물론 트렌치 영역의 상부코너 부분에 형성된 제2 열산화막(63)이 종래기술에 비하여 두껍게 형성되기 때문이다. 다시 말해서, 상기 패드산화막 패턴(53)의 과도식각에 대한 여유도가 종래기술에 비하여 현저히 증가하여 트렌치 영역의 상부측벽이 노출되는 현상을 방지할 수 있다.
계속해서, 상기 노출된 활성영역 상에 300Å 이하의 얇은 희생산화막(도시하지 않음)을 형성하고, 상기 희생산화막을 스크린 산화막으로 사용하여 모스 트랜지스터의 문턱전압 및/또는 펀치쓰루 특성을 최적화시키기 위한 불순물을 활성영역 표면에 주입한다. 이어서, 상기 희생산화막을 습식식각 공정으로 제거하여 활성영역을 다시 노출시키고, 상기 노출된 활성영역 상에 게이트 절연막(67)을 형성한다. 다음에, 상기 게이트 절연막(67)이 형성된 결과물 전면에 도전막, 예컨대 도우핑된 폴리실리콘막을 형성하고 이를 패터닝하여 상기 활성영역을 가로지르는 게이트 전극(69)을 형성한다. 여기서, 상기 희생산화막을 제거하는 공정이 실시될지라도 도 8에 도시된 바와 같이 소자분리막(65a)의 가장자리가 리세스되는 현상을 여전히 방지할 수 있다.
상술한 바와 같이 본 발명에 따르면, 트렌치 영역의 상부코너 부분의 경사를 완만하게 형성함은 물론, 그 위에 형성되는 제2 열산화막을 종래기술에 비하여 두껍게 형성할 수 있다. 이에 따라, 활성영역을 노출시키기 위한 습식식각 공정을 실시하는 동안 소자분리막의 가장자리가 리세스되는 현상을 방지할 수 있으므로 활성영역에 형성되는 모스 트랜지스터의 신뢰성 및 전기적인 특성을 향상시킬 수 있다.
특히, 고전압 트랜지스터 및 저전압 트랜지스터를 채택하는 반도체소자를 제조하는 경우에는 상기 희생산화막을 적어도 2회 형성하여야 한다. 이때, 상기 희생산화막을 제거하기 위한 습식식각 공정 역시 적어도 2회 실시되어야 한다. 이에 따라, 본 발명은 서로 다른 두께를 갖는 적어도 2종류의 게이트 절연막을 형성하여야 하는 반도체소자의 제조에 있어서, 소자분리막의 가장자리가 리세스되는 현상을 종래기술에 비하여 더욱 효과적으로 방지할 수 있다.

Claims (3)

  1. 반도체기판 상에 상기 반도체기판의 소정영역을 노출시키는 트렌치 마스크 패턴을 형성하는 단계;
    상기 트렌치 마스크 패턴의 측벽에 스페이서를 형성하는 단계;
    상기 트렌치 마스크 패턴 및 상기 스페이서를 식각 마스크로 사용하여 상기 노출된 반도체기판을 식각하여 활성영역을 한정하는 트렌치 영역을 형성하는 단계;
    상기 트렌치 영역의 측벽 및 바닥 상에 제1 열산화막을 형성하는 단계;
    상기 스페이서 및 상기 제1 열산화막을 제거하는 단계;
    상기 제1 열산화막 및 상기 스페이서가 제거된 결과물을 열산화시키어 상기 트렌치 영역의 측벽 및 바닥에 제2 열산화막을 형성하는 단계; 및
    상기 제2 열산화막에 의해 둘러싸여진 상기 트렌치 영역을 채우는 절연막 패턴을 형성하는 단계를 포함하는 트렌치 소자분리 방법.
  2. 제 1 항에 있어서,
    상기 트렌치 마스크 패턴을 형성하는 단계는
    상기 반도체기판 상에 패드산화막 및 패드질화막을 차례로 형성하는 단계; 및
    상기 패드질화막 및 상기 패드산화막을 연속적으로 패터닝하여 상기 반도체기판의 소정영역을 노출시키는 단계를 포함하는 것을 특징으로 하는 트렌치 소자분리 방법.
  3. 제 1 항에 있어서,
    상기 절연막 패턴을 형성하는 단계 후에,
    상기 트렌치 마스크 패턴을 습식식각 공정으로 제거하여 상기 활성영역을 노출시키는 단계를 더 포함하는 것을 특징으로 하는 트렌치 소자분리 방법.
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