KR100733692B1 - 반도체 소자의 소자 분리막 형성 방법 - Google Patents

반도체 소자의 소자 분리막 형성 방법 Download PDF

Info

Publication number
KR100733692B1
KR100733692B1 KR1020010079549A KR20010079549A KR100733692B1 KR 100733692 B1 KR100733692 B1 KR 100733692B1 KR 1020010079549 A KR1020010079549 A KR 1020010079549A KR 20010079549 A KR20010079549 A KR 20010079549A KR 100733692 B1 KR100733692 B1 KR 100733692B1
Authority
KR
South Korea
Prior art keywords
trench
forming
oxide film
semiconductor substrate
device isolation
Prior art date
Application number
KR1020010079549A
Other languages
English (en)
Other versions
KR20030049358A (ko
Inventor
백성학
Original Assignee
매그나칩 반도체 유한회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 매그나칩 반도체 유한회사 filed Critical 매그나칩 반도체 유한회사
Priority to KR1020010079549A priority Critical patent/KR100733692B1/ko
Publication of KR20030049358A publication Critical patent/KR20030049358A/ko
Application granted granted Critical
Publication of KR100733692B1 publication Critical patent/KR100733692B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76232—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials of trenches having a shape other than rectangular or V-shape, e.g. rounded corners, oblique or rounded trench walls
    • H01L21/76235—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials of trenches having a shape other than rectangular or V-shape, e.g. rounded corners, oblique or rounded trench walls trench shape altered by a local oxidation of silicon process step, e.g. trench corner rounding by LOCOS
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/31051—Planarisation of the insulating layers
    • H01L21/31053—Planarisation of the insulating layers involving a dielectric removal step

Abstract

본 발명은 반도체 소자의 소자 분리막 형성 방법에 관한 것으로, 반도체 기판 상에 트렌치 하드 마스크를 형성하고, 트렌치를 형성하기 전에 산화 공정으로 트렌치의 상부 모서리가 될 부분의 반도체 기판 표면을 둥글게 형성한 상태에서 트렌치를 형성한 후 트렌치의 측벽 및 저면을 산화시켜 모서리 부분을 보다 더 둥글게 형성함으로써 모서리 부분에서의 전계 집중에 의해 Id/Vg 특성 곡선이 왜곡되는 것을 방지하고, 또한, 트렌치를 형성하기 전에 트렌치 하드 마스크의 측벽에 절연막 스페이서를 형성하여 트렌치의 폭을 줄임으로써 액티브 영역이 줄어드는 것을 방지하여 공정의 신뢰성 및 소자의 기적 특성을 향상시킬 수 있는 반도체 소자의 소자 분리막 형성 방법이 개시된다.
트렌치, 소자 분리막, 전계 집중, 액티브 영역

Description

반도체 소자의 소자 분리막 형성 방법{Method of forming a isolation layer in semiconductor device}
도 1a 내지 도 1h는 본 발명에 따른 반도체 소자의 소자 분리막 형성 방법을 설명하기 위한 소자의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
11 : 반도체 기판
11a : 액티브 영역과 소자 분리 영역 경계의 반도체 기판의 상부
12 : 패드 산화막 13 : 패드 질화막
14 : 포토레지스트 패턴 15 : 제 1 산화막
16 : 제 2 산화막 17 : 스페이서
18 : 트렌치 18a : 트렌치의 하부 모서리
19 : 제 3 산화막 20 : 절연물질
20a : 절연물질의 상부 구조 21 : 소자 분리막
22 : 게이트 산화막 23 : 게이트 전극
본 발명은 반도체 소자의 소자 분리막 형성 방법에 관한 것으로, 특히 트렌치 구조로 이루어진 소자 분리막에서 Id/Vg 특성 곡선이 왜곡되는 것을 방지하고, 게이트 산화막을 형성하는 과정에서 게이트 산화막의 특정이 저하되는 것을 방지할 수 있는 반도체 소자의 소자 분리막 형성 방법에 관한 것이다.
모든 반도체 소자에서는 각종 소자를 전기적으로 분리하기 위하여 소자 분리막을 형성한다. 종래에는 반도체 기판의 소자 분리 영역을 노출시킨 후 열산화 공정을 실시하여 소자 분리막을 형성하였으나, 이러한 경우 소자 분리막의 가장 자리에서 버즈 빅이 발생되어 소자의 전기적 특성 및 집적도를 저하시키는 문제점이 발생된다.
최근에는, 이러한 문제점을 해결하기 위하여 소자 분리막을 STI(Shallow Trench Isolation) 구조나 DTI(Deep Trench Isolation) 구조로 형성한다.
트렌치 구조를 갖는 소자 분리막은, 패드 산화막을 증착하는 단계와, 패드 질화막을 증착하는 단계와, 패드 질화막 및 패드 산화막을 패터닝하는 단계와, 반도체 기판을 식각하여 트렌치를 형성하는 단계와, 트렌치의 측벽 및 저면을 산화시키는 단계와, 트렌치에 절연 물질을 매립하는 단계와, 화학적 기계적 연마를 실시하는 단계와, 패드 질화막 및 패드 산화막을 제거하는 단계로 형성된다.
소자 분리막을 트렌치 구조로 형성하면, 백 바이어스(Back bias) 인가 시 트렌치의 각진 모서리에 전계가 집중되어 Id/Vg 특성 곡선의 왜곡 현상이 발생되므로, 이를 빙자하기 위하여 트렌치의 측벽 및 저면을 산화시키는 단계를 통해 트렌치의 모서리를 둥글게 형성한다. 하지만, 트렌치의 측벽 및 저면을 산화시키는 단계만으로는 트렌치의 모서리에 전계가 집중되는 것을 충분하게 방지할 수 없다.
또한, 상기의 단계를 통해 소자 분리막을 형성한 후 액티브 영역(Active region)에 게이트 산화막을 형성하는 과정에서, 티닝(Thinning) 현상이 발생하여 게이트 산화막의 특성을 저하되는 문제점이 발생된다.
따라서, 본 발명은 상기의 문제점을 해결하기 위하여 트렌치 하드 마스크를 형성하고, 트렌치를 형성하기 전에 산화 공정으로 트렌치의 상부 모서리가 될 부분의 반도체 기판 표면을 둥글게 형성한 상태에서 트렌치를 형성한 후 트렌치의 측벽 및 저면을 산화시켜 모서리 부분을 보다 더 둥글게 형성함으로써 모서리 부분에서의 전계 집중에 의해 Id/Vg 특성 곡선이 왜곡되는 것을 방지하고, 또한, 트렌치를 형성하기 전에 트렌치 하드 마스크의 측벽에 절연막 스페이서를 형성하여 트렌치의 폭을 줄임으로써 액티브 영역이 줄어드는 것을 방지하여 공정의 신뢰성 및 소자의 기적 특성을 향상시킬 수 있는 반도체 소자의 소자 분리막 형성 방법을 제공하는데 그 목적이 있다.
본 발명의 제 1 실시예에 따른 반도체 소자의 소자 분리막 형성 방법은 STI 하드 마스크층을 형성하여 트렌치가 형성될 영역의 반도체 기판이 노출되는 단계와, 반도체 기판의 노출된 영역에 제 1 산화막을 형성하는 단계와, 반도체 기판에 트렌치를 형성하는 단계와, 트렌치의 측벽 및 저면에 제 2 산화막을 형성하는 단계와, 트렌치에 절연물질을 매립하여 제 2 산화막 및 절연물질로 이루어진 소자 분리막을 형성하는 단계로 이루어지는 것을 특징으로 한다.
본 발명의 제 2 실시예에 따른 반도체 소자의 소자 분리막 형성 방법은 STI 하드 마스크층을 형성하여 트렌치가 형성될 영역의 반도체 기판이 노출되는 단계와, STI 하드 마스크층의 측벽에 스페이서를 형성하는 단계와, STI 하드 마스크층 및 스페이서를 이용한 식각 공정으로 반도체 기판에 트렌치를 형성하는 단계와, 트렌치의 측벽 및 저면에 산화막을 형성하는 단계와, 트렌치에 절연물질을 매립하여 산화막 및 절연물질로 이루어진 소자 분리막을 형성하는 단계로 이루어지는 것을 특징으로 한다.
본 발명의 제 3 실시예에 따른 반도체 소자의 소자 분리막 형성 방법은 STI 하드 마스크층을 형성하여 트렌치가 형성될 영역의 반도체 기판이 노출되는 단계와, 반도체 기판의 노출된 영역에 제 1 산화막을 형성하는 단계와, STI 하드 마스크층의 측벽에 스페이서를 형성하는 단계와, STI 하드 마스크층 및 스페이서를 이 용한 식각 공정으로 반도체 기판에 트렌치를 형성하는 단계와, 트렌치의 측벽 및 저면에 제 2 산화막을 형성하는 단계와, 트렌치에 절연물질을 매립하여 제 2 산화막 및 절연물질로 이루어진 소자 분리막을 형성하는 단계로 이루어지는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 보다 더 상세히 설명하기로 한다.
도 1a 내지 도 1h는 본 발명에 따른 반도체 소자의 소자 분리막 형성 방법을 설명하기 위한 소자의 단면도이다.
도 1a를 참조하면, 반도체 기판(11)의 전체 상부에 패드 산화막(12) 및 패드 질화막(13)을 순차적으로 형성한다. 이후 패드 질화막(13) 상부에 소자 분리막이 형성될 영역이 정의된 포토레지스트 패턴(14)을 형성한다. 이로써, 소자 분리막이 형성될 영역의 패드 질화막(13)이 노출된다.
상기에서, 패드 산화막(12)은 패드 질화막(13)으로 인하여 반도체 기판(11)에 스트레스가 가해지는 것을 방지하기 위하여 형성한다.
도 1b를 참조하면, 포토레지스트 패턴(14)을 형성하여 트렌치가 형성될 영역을 정의한 후 식각 공정을 통해 패드 질화막(13) 및 패드 산화막(12)의 소정 영역을 제거하여 트렌치가 형성될 영역의 반도체 기판(11)이 노출시킨다. 이로써, 패드 질화막(13) 및 패드 산화막(12)으로 이루어진 STI 하드 마스크층이 형성된다.
도 1c를 참조하면, 포토레지스트 패턴(14)을 제거한 후 1차 산화 공정으로 반도체 기판(11)의 노출된 부분을 산화시켜 제 1 산화막(15)을 형성한다. 제 1 산화막(15)은 약 700Å의 두께로 형성한다.
1차 산화 공정에 의해 제 1 산화막(15)의 가장 자리에서는 버즈 빅(Bird's beak)이 발생되며, 이로 인하여 액티브 영역과 소자 분리 영역의 경계에서 반도체 기판(11)의 상부(11a)가 둥글게 형성된다.
도 1d를 참조하면, 제 1 산화막(15)을 제거한 후 2차 산화 공정으로 반도체 기판(11) 표면을 산화시켜 제 2 산화막(16)을 형성한다.
이때, 제 2 산화막(16)은 250 내지 300Å의 두께로 형성한다. 이로써, 액티브 영역과 소자 분리 영역의 경계에서 반도체 기판(11)의 상부(11a)는 보다 더 둥글게 형성된다.
도 1e를 참조하면, 전체 상부에 질화막을 형성한 후 에치 백 공정으로 패드 질화막(13) 및 패드 산화막(12)의 측벽에만 질화막을 잔류시켜 스페이서(17)를 형성한다. 이때, 질화막(13)은 약 300Å의 두께로 증착한다. 이후, STI 하드 마스크(13 및 12) 및 스페이서(17)를 식각 마스크로 이용한 식각 공정으로 제 2 산화막(16)을 제거한 후 소정의 깊이까지 반도체 기판(11)을 식각하여 트렌치(18)를 형성한다.
이때, 스페이서(17)에 의해 트렌치(18)가 형성될 영역이 스페이서(17)의 두께만큼 좁아지므로, 그 만큼 소자가 형성될 액티브 영역을 확보할 수 있다.
상기에서, 2차 산화 공정을 통해 제 2 산화막(16)을 형성한 후 다시 제거함으로써, 액티브 영역과 필드 영역의 경계 부분에서 산화막이 충분히 제거되지 않 아, 후속 공정에서 형성되는 게이트 산화막의 막질이 저하되는 것을 방지할 수 있다.
도 1f를 참조하면, 3차 산화 공정을 실시하여 트렌치(18)의 측벽 및 저면을 산화시켜 제 3 산화막(19)을 형성한다. 이때, 3차 산화 공정은 트렌치(18)의 측벽 및 저면에 노출된 반도체 기판(11)을 일정 두께만큼 산화시켜 트렌치의 하부 모서리(18a)를 둥글게 만든다. 이후, 트렌치를 절연물질(20)로 완전히 매립한다.
도 1g를 참조하면, 패드 질화막을 제거한다.
도 1h를 참조하면, STI 하드 마스크(12 및 13)의 측벽에 형성된 스페이서(17)에 의해 절연물질(20)의 상부 구조(20a)가 역사다리꼴 형태로 형성되므로, 화학적 기계적 연마를 실시하여 절연물질(20)의 상부 구조(20a)에 의한 단차를 완화시키면서, 역사다리꼴 형태를 완화시킨다. 이때, 화학적 기계적 연마 공정으로 절연물질(20)의 상부 구조(20a)를 약 200 내지 300Å 정도 연마한다.
패드 산화막을 제거하고, 제 3 산화막(19) 및 절연물질(20)을 트렌치에만 잔류시킨다. 이로써, 트렌치에는 제 3 산화막(19) 및 절연물질(20)로 이루어진 소자 분리막(21)이 형성된다.
이후, 액티브 영역의 반도체 소자를 형성하기 위하여 소정의 공정을 통해 게이트 산화막(22) 및 게이트 전극(23)을 순차적으로 형성한다.
상술한 바와 같이, 본 발명은 트렌치의 모서리 부분을 보다 더 둥글게 형서 하여 전계 집중에 의해 Id/Vg 특성 곡선이 왜곡되는 것을 방지하고, 트렌치를 형성하기 전에 트렌치 하드 마스크의 측벽에 절연막 스페이서를 형성하여 트렌치의 폭을 줄임으로써 액티브 영역이 줄어드는 것을 방지하여 공정의 신뢰성 및 소자의 기적 특성을 향상시킨다.

Claims (15)

  1. STI 하드 마스크층을 형성하여 트렌치가 형성될 영역의 반도체 기판이 노출되는 단계와,
    상기 반도체 기판의 노출된 영역에 제 1 산화막을 형성하는 단계와,
    상기 제 1 산화막을 제거한 후 상기 반도체 기판의 노출된 영역에 상기 제 1 산화막보다 얇은 두께로 열산화막을 형성하는 단계와,
    상기 반도체 기판에 트렌치를 형성하는 단계와,
    상기 트렌치의 측벽 및 저면에 제 2 산화막을 형성하는 단계와,
    상기 트렌치에 절연물질을 매립하여 상기 제 2 산화막 및 상기 절연물질로 이루어진 소자 분리막을 형성하는 단계로 이루어지는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법.
  2. 제 1 항에 있어서,
    상기 제 1 산화막은 700Å의 두께로 형성되는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법.
  3. 삭제
  4. 제 1 항에 있어서,
    상기 열산화막은 250 내지 300Å의 두께로 형성되는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법.
  5. 삭제
  6. 삭제
  7. 삭제
  8. 삭제
  9. STI 하드 마스크층을 형성하여 트렌치가 형성될 영역의 반도체 기판이 노출되는 단계와,
    상기 반도체 기판의 노출된 영역에 제 1 산화막을 형성하는 단계와,
    상기 제 1 산화막을 제거한 후 상기 반도체 기판의 노출된 영역에 상기 제 1 산화막보다 얇은 두께로 열산화막을 형성하는 단계와,
    상기 STI 하드 마스크층의 측벽에 스페이서를 형성하는 단계와,
    상기 STI 하드 마스크층 및 상기 스페이서를 이용한 식각 공정으로 상기 반도체 기판에 트렌치를 형성하는 단계와,
    상기 트렌치의 측벽 및 저면에 제 2 산화막을 형성하는 단계와,
    상기 트렌치에 절연물질을 매립하여 상기 제 2 산화막 및 상기 절연물질로 이루어진 소자 분리막을 형성하는 단계로 이루어지는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법.
  10. 제 9 항에 있어서,
    상기 제 1 산화막은 700Å의 두께로 형성되는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법.
  11. 삭제
  12. 제 9 항에 있어서,
    상기 열산화막은 250 내지 300Å의 두께로 형성되는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법.
  13. 제 9 항에 있어서,
    상기 스페이서는 질화막을 300Å의 두께로 형성하는 증착 공정과, 에치 백 공정으로 형성되는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법.
  14. 제 9 항에 있어서,
    상기 트렌치에 상기 절연물질을 매립한 후 상기 스페이서에 의해 역사다리꼴로 형성된 상기 절연물질의 상부를 연마하기 위하여 화학적 기계적 연마 공정을 실시하는 단계를 더 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법.
  15. 제 14 항에 있어서,
    상기 화학적 기계적 연마 공정은 상기 절연물질의 상부 구조를 200 내지 300Å 정도 연마하는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법.
KR1020010079549A 2001-12-14 2001-12-14 반도체 소자의 소자 분리막 형성 방법 KR100733692B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020010079549A KR100733692B1 (ko) 2001-12-14 2001-12-14 반도체 소자의 소자 분리막 형성 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020010079549A KR100733692B1 (ko) 2001-12-14 2001-12-14 반도체 소자의 소자 분리막 형성 방법

Publications (2)

Publication Number Publication Date
KR20030049358A KR20030049358A (ko) 2003-06-25
KR100733692B1 true KR100733692B1 (ko) 2007-06-28

Family

ID=29575170

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020010079549A KR100733692B1 (ko) 2001-12-14 2001-12-14 반도체 소자의 소자 분리막 형성 방법

Country Status (1)

Country Link
KR (1) KR100733692B1 (ko)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000040458A (ko) * 1998-12-18 2000-07-05 김영환 반도체 소자의 격리영역 형성방법
KR20010001452A (ko) * 1999-06-04 2001-01-05 김영환 반도체소자의 트렌치 형성방법
KR20010110007A (ko) * 2000-06-05 2001-12-12 윤종용 반도체소자의 트렌치 소자분리 방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000040458A (ko) * 1998-12-18 2000-07-05 김영환 반도체 소자의 격리영역 형성방법
KR20010001452A (ko) * 1999-06-04 2001-01-05 김영환 반도체소자의 트렌치 형성방법
KR20010110007A (ko) * 2000-06-05 2001-12-12 윤종용 반도체소자의 트렌치 소자분리 방법

Also Published As

Publication number Publication date
KR20030049358A (ko) 2003-06-25

Similar Documents

Publication Publication Date Title
KR100733692B1 (ko) 반도체 소자의 소자 분리막 형성 방법
KR100204023B1 (ko) 반도체 장치의 소자분리막 형성방법
KR100937661B1 (ko) 반도체 소자 및 이의 제조방법
KR100596876B1 (ko) 반도체 소자의 소자 분리막 형성 방법
KR100419754B1 (ko) 반도체소자의 소자분리막 형성방법
KR100422957B1 (ko) 반도체소자의 소자 분리막 형성방법
KR100471406B1 (ko) 트렌치 소자분리 공정을 이용한 반도체 소자 제조방법
KR100195227B1 (ko) 반도체장치의 소자분리방법
KR100455093B1 (ko) 반도체 소자의 소자 분리막 형성 방법
KR100363076B1 (ko) 트랜치와로코스조합형소자분리방법
KR20040002241A (ko) 반도체소자의 소자분리막 형성방법
KR101006510B1 (ko) 반도체소자의 소자분리막 형성방법
KR100750047B1 (ko) 반도체 장치의 소자분리막의 형성 방법
KR100561974B1 (ko) 반도체 소자의 제조방법
KR100459693B1 (ko) 반도체 장치의 트렌치 소자분리방법
KR100921329B1 (ko) 반도체 소자의 소자 분리막 형성 방법
KR100604799B1 (ko) 에피택셜 층의 성장을 이용한 트렌치 소자 분리 구조 및트렌치 소자 분리 방법
KR20040105980A (ko) 반도체 소자의 얕은 트랜치 소자분리막 형성방법
KR20050002037A (ko) 반도체 소자의 소자분리막 형성 방법
KR19990000070A (ko) 반도체소자의 소자분리막 제조방법
KR20050010226A (ko) 반도체 소자의 트렌치형 소자분리막 형성 방법
KR20060001126A (ko) 반도체소자의 소자분리 방법
KR20040100017A (ko) 반도체 소자의 얕은 트랜치 소자분리막 형성방법
KR20020054666A (ko) 반도체소자의 소자분리막 형성방법
KR20010083539A (ko) 반도체장치의 소자격리방법

Legal Events

Date Code Title Description
N231 Notification of change of applicant
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
G170 Re-publication after modification of scope of protection [patent]
FPAY Annual fee payment

Payment date: 20130524

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20140519

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20150518

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20160518

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20170529

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20180517

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20190516

Year of fee payment: 13