KR100604799B1 - 에피택셜 층의 성장을 이용한 트렌치 소자 분리 구조 및트렌치 소자 분리 방법 - Google Patents

Abstract

본 발명은 반도체 기판에 트렌치를 형성하여 반도체 소자를 분리하는 방법 및 트렌치 소자분리 구조에 관한 것이다.

본 발명은 트렌치를 형성할 부위보다 약간 넓게, 기판의 표면에 에피택셜 층을 성장시킨 뒤 트렌치를 형성하여 반도체 소자를 분리한다. 본 발명에 따르면, 트렌치의 상부 모서리 부위의 게이트 산화막을 균일하게 형성할 수 있어 누설전류의 증가를 방지하며 더욱 고집적화되어 가는 반도체 소자에 적합한 트렌치 소자 분리 방법 및 트렌치를 제공한다.

Description

에피택셜 층의 성장을 이용한 트렌치 소자 분리 구조 및 트렌치 소자 분리 방법{Trench isolation structure using epitaxial growth for a semiconductor device and a forming method for thereof}

도 1 내지 도 3는 종래의 기술에 따른 트렌치 소자 분리 방법을 개략적으로 도시한 것이다.

도 4 내지 도 7은 본 발명에 따른 트렌치 소자 분리 방법을 개략적으로 도시한 것이다.

본 발명은 반도체 소자 분리에 관한 것으로, 특히 에피택셜 층의 성장을 이용한 트렌치 소자 분리 구조 및 트렌치 소자 분리 방법에 관한 것이다.

반도체 소자의 집적도가 높아감에 따라, 소자가 차지하는 면적도 감소하며 CMOS(complementary metal oxide semiconductor)회로의 선폭도 더욱 줄어들고 있다. 이러한 소자의 면적이 줄어듦에 따라 다양한 소자분리법을 적용되고 있으며, 특히 256MDRAM 이상의 반도체 소자에서는 트렌치 소자 분리 방법을 주로 이용하고 있다.

이러한 트렌치 소자 분리 방법을 사용하는 FETs(field effect transistors)는 LOCOS(local oxidation of silicon) 소자 분리 방법에 비해 회로의 집적도를 높이고 래치업(latch-up)을 효과적으로 방지하는 장점이 있다.

그러나 트렌치 소자 분리 방법은, 트렌치에 채워진 필드 산화막의 표면과 기판의 표면이 만나는 부위인 트렌치 상부 가장자리 부분에 각이 져 그 위에 형성되는 게이트 산화막(gate oxide)이 다른 곳보다 얇게 형성된다. 이로 인해, 게이트 산화막이 얇게 형성된 곳으로 전계(electric field )가 집중되어 누설전류가 증가하는 문제점이 존재한다.

그래서 이를 개선한 트렌치 소자 분리법으로, 트렌치 형성전에 하드마스크의 형성으로 노출된 기판 표면을 산화시켜 트렌치 상부 가장자리 부분을 둥그런 곡선 모양으로 형성하는 방법이 미국 특허 US 5,920,787에 개시된 바 있다.

그러나 이러한 트렌치 소자 분리 방법도 트렌치 식각공정 진행시에 트렌치를 균일하게 형성하지 못 하여 절연막으로 트렌치 내부를 채울 때, 보이드(void)를 발생시킬 수 있어 소자분리 특성을 저하시키거나 트렌치 소자 분리 산화막의 폭이 사진 식각 공정의 해상도에 제한을 받기 때문에 반도체 소자의 집적도를 향상하는데 문제가 있다.

본 발명이 이루고자 하는 기술적 과제는, 전술한 제반의 문제점들을 초래하지 않고, 반도체 소자의 집적도를 향상시킬 수 있고, 균일한 게이트 산화막을 형성할 수 있어 누설전류가 증가하지 않는 트렌치 소자 분리 구조를 제공하는 것이다.

본 발명이 이루고자 하는 또 다른 기술적 과제는, 전술한 제반의 문제점들을 초래하지 않고, 반도체 소자의 집적도를 향상시킬 수 있고, 균일한 게이트 산화막을 형성할 수 있어 누설전류가 증가하지 않는 트렌치소자 분리 방법을 제공하는 것이다.

전술한 기술적 과제를 달성하기 위한, 본 발명에 따르는 반도체 소자의 트렌치 소자 분리 구조는, 트렌치가 형성될 영역 및 이에 인접한 부위의 표면이 다른 부위의 표면보다 위로 볼록한 기판; 상기 위로 볼록한 부위의 기판 표면에서 아래쪽으로 소정 깊이로 형성된 트렌치; 및 상기 트렌치의 내부에 채워진 절연막을 구비하는 것을 특징으로 한다.

전술한 또 다른 기술적 과제를 달성하기 위한, 본 발명에 따르는 반도체 소자의 트렌치 소자 분리 방법은, 반도체 기판 상부에 하드 마스크 층을 형성하는 단계; 상기 하드 마스크 층을 사진식각공정을 이용하여, 트렌치가 형성될 영역의 상기 하드 마스크 층을 제거하여, 하드 마스크 패턴을 형성하고 상기 기판의 일부 표면을 노출하는 단계; 노출된 기판의 상기 일부 표면에 에피택셜 층을 성장시켜 형성하는 단계; 상기 에피택셜 층의 가장자리와 상기 하드 마스크 패턴의 측벽에 스페이서를 형성하는 단계; 및 상기 스페이서 및 하드 마스크 패턴을 마스크로 하여 상기 기판을 식각하여 트렌치를 형성하는 단계를 포함하는 것을 특징으로 한다.

이하 본 발명에 따른 반도체 소자의 트렌치 및 트렌치 형성 방법에 대해 상세히 설명한다. 그러나, 본 발명은 아래에서 상술하는 실시예에 한정되는 것은 아 니며 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.

도 1 내지 도 3은 종래의 발명에 따르는 트렌치 소자 분리 방법을 개략적으로 도시한 것이다.

도1 내지 도 3을 참조하면, 반도체 기판(10) 상부에 패드 산화막(12), 실리콘 질화막(14), CVD(chemical vapor deposition) 산화막(16)을 순차적으로 형성한다. 그리고 사진식각공정을 이용하여 트렌치가 형성될 영역을 노출시킨 후 건식식각공정으로 CVD 산화막(16), 실리콘 질화막(14), 패드 산화막(12)을 순차적으로 식각하여, 트렌치 형성시 하드 마스크(hard mask) 역할을 할 수 있도록 하드 마스크 패턴(24)을 형성한다.

그리고 노출된 기판 표면(18)의 가장자리와 하드 마스크 패턴(24) 측면에 HTO(high temperature oxide)와 같은 산화막을 이용하여 내부 스페이서(spacer)(20)를 형성한다. 그 후에 트렌치 식각 공정을 진행하면 도 2에 도시된 것 처럼, 노출된 기판 상부의 가장자리인 일부 표면(18a)이 스페이서(20)로 덮여져 하드 마스크 패턴(24)의 개구폭보다 좁은 폭의 트렌치(22)를 형성할 수 있다.

그러나, 이러한 구조는 하드 마스크 패턴(24)을 형성하기 위하여, 하드 마스크층(12, 14, 16)을 건식식각하는 동안 노출되는 반도체 기판의 가장자리인 일부 표면(18a)에서 단차가 발생되어, 게이트 산화막(22)의 일부(22a)가 얇아지고 전계 가 집중되어 누설전류가 증가하게 된다.

한편, 벌크 실리콘(bulk silicon) 기판 이외의 SOI(silicon on insulator)기판 사용시에도, 동일한 문제가 발생한다.

도 4 내지 도 7은 본 발명에 따른 트렌치 소자 분리 방법을 개략적으로 도시한 것이다.

도 4를 참조하면, 기판(100) 상부에 패드 산화막(102), 실리콘 질화막(104), CVD 산화막(106)을 순차적으로 형성한다. 그리고 포토레지스트(photo resist)를 도포한 뒤 트렌치가 형성될 영역을 노출시킨다. 그런 다음 건식식각공정으로 CVD 산화막(106), 실리콘 질화막(104), 패드 산화막(102)을 순차적으로 식각하여 트렌치 형성을 위한 하드 마스크 역할을 할 수 있도록 하드 마스크 패턴(108)을 형성한다.

하드 마스크층(102, 104, 106)이 제거되어 노출되어진 기판 표면(110)은 하드 마스크층(102, 104, 106) 식각 공정으로 인하여 과도식각되어 아래쪽으로 약 100~150Å정도 움푹 들어간 형태로 형성된다.

도 5를 참조하면, 이러한 기판 표면(110) 상부에 기판과 동일한 물질인 에피택셜 층(112)을 선택적으로 성장시킨다.

선택적인 에피택셜 층(112)은 실리콘(Si)이 함유된 실렌(SiH₄)과 수소(H₂) 등을 이용하여 노출된 표면(110)보다 윗쪽으로 약 200~300Å정도 성장시키는 것이 바람직하다.

이러한 이유는 하드 마스크 패턴(108)을 이용하여 트렌치를 형성하는 공정에서, 인접 기판의 평평한 표면보다 더 볼록한 표면을 형성하여 반도체 기판의 노출 된 표면에 단차가 발생되지 않게 하기 위해서이다.

도 6을 참조하면, 노출되어진 기판 표면에 선택적으로 성장시킨 에피택셜 층(112)의 가장자리와 하드 마스크 패턴(108)의 측면에 HTO(high temperature oxide)와 같은 산화막을 이용하여 내부 스페이서(spacer)(114)를 형성한다.

이러한 스페이서(114)를 이용하여 형성된 트렌치(116)는, 스페이서(114)가 기판 표면에 차지하는 면적만큼 기판의 주표면인 평평한 표면으로부터 이격되어지며, 그 이격거리만큼 더 작은 직경의 트렌치를 형성할 수 있어 고집적 반도체 소자의 분리 방법에 적합하다.

한편, 스페이서(114)를 형성한 다음, 마스크 패턴(108)과 스페이서(114)를 마스크로 하여 트렌치 식각을 진행한다. 그리고 형성된 트렌치 내부 측벽에 산화공정을 실시하여, 식각공정으로 손상된 표면을 보호하여 준다.

그런 다음, 트렌치 내부를 CVD 산화막과 같은 절연막(118)으로 채운 뒤에, CMP(chemical mechanical polishing)공정과 습식식각공정을 진행하여 하드 마스크 패턴(108)을 제거하여 준다.

그리고 도 7에 도시되어진 것처럼, 게이트 산화막(120)을 기판(100)과 절연막(118) 상부에 형성하면, 게이트 산화막(120)은 에피택셜 층의 성장으로 트렌치 부위에서 높이가 높아진 기판(100)으로 인하여 위로 약간 둥그런 모양으로 형성된다. 또한, 트렌치 상부 모서리(116a)는 평평한 기판의 표면보다 높게 형성되고, 트렌치 상부 가장자리 부분은 단차가 형성되지 않아 게이트 산화막(120)을 균일한 두께로 형성할 수 있다.

그리고 벌크 실리콘 기판 이외, SOI기판을 포함한 다른 종류의 기판 사용시에도 단차가 생기지 않고 균일한 게이트 산화막을 형성할 수 있다.

그래서 전계의 집중으로 인한 누설전류의 증가를 방지할 수 있으며, 하드 마스크를 이용한 트렌치 소자 분리 방법으로, 더욱 고집적되는 반도체 소자에 적용 가능하다.

이상의 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않는다. 여기서 특정한 용어들이 사용되어졌으며, 이는 단지 본 발명을 상세하게 설명하기 위한 목적이며 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용한 것은 아니다.

본 발명에 따르는 트렌치 및 트렌치 소자 분리 방법은, 선택적 에피택셜 층의 성장을 이용함으로써, 트렌치 상부에 균일한 게이트 산화막을 형성할 수 있어 누설전류의 증가를 방지하고 고집적 반도체 소자에 적합한 트렌치 및 트렌치 소자 분리 방법이다.

Claims (5)

1. 삭제
2. 삭제
3. 반도체 기판 상부에 하드 마스크 층을 형성하는 단계;

   상기 하드 마스크 층을 사진식각공정을 이용하여, 트렌치가 형성될 영역의 상기 하드 마스크 층을 제거하여, 하드 마스크 패턴을 형성하고 상기 기판의 일부 표면을 노출하는 단계;

   노출된 기판의 상기 일부 표면에 에피택셜 층을 성장시켜 형성하는 단계;

   상기 에피택셜 층의 가장자리와 상기 하드 마스크 패턴의 측벽에 스페이서를 형성하는 단계; 및

   상기 스페이서 및 하드 마스크 패턴을 마스크로 하여 상기 기판을 식각하여 트렌치를 형성하는 단계를 포함하는 것을 특징으로 하는 트렌치 소자 분리 방법.
4. 제 3항에 있어서, 상기 기판은 SOI 기판을 포함하는 것을 특징으로 하는 트렌치 소자 분리 방법.
5. 제 3항에 있어서, 상기 트렌치의 내부를 절연막으로 채우는 단계;

   상기 하드 마스크 패턴을 제거하는 단계; 및

   게이트 산화막을 균일하게 상기 기판 전면에 형성하는 단계를 더 구비하며, 상기 트렌치 상부에 형성된 상기 게이트 산화막은, 상기 트렌치에 인접한 상기 기판의 표면에 의해서, 다른 부위의 게이트 산화막보다 높게 형성되는 것을 특징으로 하는 트렌치 소자 분리 방법.

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