KR20000044560A - 반도체 소자의 트렌치형 소자 분리막 형성방법 - Google Patents

Abstract

본 발명은 반도체 기술에 관한 것으로, 특히 소자간의 전기적 분리를 위한 소자 분리막 형성 공정에 관한 것이며, 더 자세히는 트렌치형 소자 분리막 형성방법에 관한 것이다. 본 발명은 트렌치 소자분리 공정 후의 후속 열산화 공정시 기판에 유발되는 스트레스를 억제할 수 있는 트렌치형 소자 분리막 형성방법을 제공하는데 그 목적이 있다. 본 발명은 트렌치 형성 및 트렌치 측벽 산화막 형성 후, 질소 이온주입을 실시하여 트렌치 측벽 산화막과 반도체 기판의 계면에 질화층을 형성함으로써 후속 열산화 공정시 산화 가스가 반도체 기판으로 침투되는 것을 억제하는 기술이다. 이로써 본 발명은 반도체 기판에 유발되는 스트레스를 억제하고, 그에 따른 반도체 격자 결함을 방지할 수 있다.

Description

반도체 소자의 트렌치형 소자 분리막 형성방법

본 발명은 반도체 기술에 관한 것으로, 특히 소자간의 전기적 분리를 위한 소자 분리막 형성 공정에 관한 것이며, 더 자세히는 트렌치형 소자 분리막 형성방법에 관한 것이다.

트렌치 소자분리(shallow trench isolation, STI) 공정은 반도체 소자의 디자인 룰(design rule)의 감소에 따른 필드 산화막의 열화와 같은 공정의 불안정 요인과, 버즈비크(bird's beak)에 따른 활성 영역의 감소와 같은 문제점을 근본적으로 해결할 수 있는 소자분리 공정으로 부각되고 있으며, 1G DRAM 또는 4G DRAM급 이상의 초고집적 반도체 소자 제조 공정에의 적용이 유망한 기술이다.

종래의 STI 공정은 실리콘 기판 상에 패드 산화막 및 질화막을 형성하고, 이를 선택 식각하여 트렌치 마스크를 형성한 다음, 패터닝된 질화막을 식각 마스크로 사용하여 실리콘 기판을 건식 식각함으로써 트렌치를 형성한다. 계속하여, 일련의 트렌치 측벽 희생산화 공정(건식 식각에 의한 실리콘 표면의 식각 결함의 제거 목적) 및 트렌치 측벽 재산화 공정을 실시하고, 트렌치 매립용 산화막을 증착하여 트렌치를 매립하고, 화학·기계적 연마(chemical mechanical polishing, CMP) 공정을 실시한다. 이어서, 질화막 및 패드 산화막을 제거하여 소자 분리막을 형성한다.

그런데, 이와 같은 종래의 트렌치 소자분리 공정은 계속되는 후속 열산화 공정(예컨대, 반도체 메모리소자 제조 공정에서는 스크린(screen) 산화막 형성 공정, 게이트 희생산화 공정, 및 게이트 산화막 형성 공정 등)을 실시할 때, 트렌치 내부로 산화 가스가 확산되어 트렌치 측벽의 실리콘과 반응하므로써 산화물을 형성하게 된다. 트렌치가 산화물로 채워져 있는 상태에서 실리콘이 산화되는 것이므로 산화되면서 부피 팽창을 해야하는 실리콘은 더 이상 부피 팽창을 할 수 없기 때문에 기판에 스트레스(stress)를 유발시킬 수밖에 없다. 이렇게 발생된 스트레스는 실리콘 격자에 변형을 유발하고, 이러한 격자 변형은 전자와 정공의 재결합 위치를 제공하게 된다. 이러한 전자와 정공의 재결합은 트렌치 측벽에서의 누설전류 원인이 되어 소자의 전기적 성질을 열화시키는 요인이 된다.

본 발명은 트렌치 소자분리 공정 후의 후속 열산화 공정시 기판에 유발되는 스트레스를 억제할 수 있는 트렌치형 소자 분리막 형성방법을 제공하는데 그 목적이 있다.

도 1a 내지 도 1d는 본 발명의 일 실시예에 따른 트렌치 소자분리 공정도.

도 2는 질소 이온주입을 실시한 경우(본 발명)와 그렇지 않은 경우(종래기술)에 제조된 트랜지스터 각각의 접합 누설전류를 측정한 실험 데이터.

* 도면의 주요 부분에 대한 부호의 설명

101 : 실리콘 기판 102 : 패드 산화막

103 : 질화막 104 : 트렌치

105 : 열산화막 106 : 산화막

200 : 질화층

본 발명은 트렌치 형성 및 트렌치 측벽 산화막 형성 후, 질소 이온주입을 실시하여 트렌치 측벽 산화막과 반도체 기판의 계면에 질화층을 형성함으로써 후속 열산화 공정시 산화 가스가 반도체 기판으로 침투되는 것을 억제하는 기술이다. 이로써 본 발명은 반도체 기판에 유발되는 스트레스를 억제하고, 그에 따른 반도체 격자 결함을 방지할 수 있다.

상기의 기술적 과제를 달성하기 위하여 본 발명으로부터 제공되는 트렌치형 소자 분리막 형성방법은, 반도체 기판에 트렌치를 형성하는 제1 단계; 상기 트렌치 내부 표면을 덮는 열산화막을 형성하는 제2 단계; 질소 이온주입을 실시하여 상기 반도체 기판과 상기 열산화막의 계면에 질소층을 형성하는 제3 단계; 및 상기 트렌치 내에 소자분리용 절연막을 매립하는 제4 단계를 포함하여 이루어진다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 설명한다.

첨부된 도면 도 1a 내지 도 1d는 본 발명의 일 실시예에 따른 트렌치 소자분리 공정을 도시한 것으로, 이하 이를 참조하여 설명한다.

본 실시예에 따른 트렌치 소자분리 공정은, 우선 도 1a에 도시된 바와 같이 실리콘 기판(101)을 선택적으로 식각하여 트렌치(104)를 형성한다. 구체적으로는, 실리콘 기판(101) 상에 패드 산화막(102) 및 질화막(103)을 각각 50∼200Å 및 1000∼3000Å의 두께로 차례로 형성하고, 소자분리 마스크 공정 및 식각 공정을 통해 질화막(103) 및 산화막(102)을 선택적으로 식각한 다음, 질화막(103)을 식각 마스크로 사용하여 실리콘 기판(101)을 1500∼4000Å 식각함으로써 트렌치(104)를 형성한다.

다음으로, 트렌치 식각에 의한 실리콘 기판(101) 표면의 식각 결함을 제거하기 위하여 통상적으로 실시되는 트렌치 측벽 희생산화 및 희생산화막 습식 제거 공정을 실시한 다음, 도 1b에 도시된 바와 같이 다시 트렌치 측벽 재산화 공정을 실시하여 50∼200Å 두께의 열산화막(105)을 형성한다. 이때, 트렌치 측벽 재산화 공정은 건식 또는 습식 산화법을 사용할 수 있으며, 물론 희생산화 공정을 생략하는 것도 가능하나, 소자의 특성을 향상시키기 위해서는 이를 실시하는 것이 바람직하다.

계속하여, 도 1c에 도시된 바와 같이 질소 이온주입을 실시한다. 이때, N⁺이온을 1.0×10¹⁵ions/㎠의 도즈로 주입하여 열산화막(105)과 실리콘 기판(101)의 계면에 질화층(200)(도면의 빗금 부위)을 형성한다. 또한, 트렌치 측벽 부분에도 균일한 N⁺주입이 이루어질 수 있도록 웨이퍼 자체를 소정 각도로 기울여 경사 이온주입을 실시하는 것이 바람직하다. 이와 같이 형성된 질화층(200)은 후속 열산화 공정시 산화 가스가 실리콘 기판(101)으로 침투하는 것을 억제하는 역할을 수행하여 실리콘 기판(101)의 스트레스를 크게 완화시킬 수 있게 된다.

이어서, 도 1d에 도시된 바와 같이 고밀도 플라즈마 화학기상증착법을 사용하여 3000∼8000Å 두께의 산화막(106)을 증착하여 트렌치를 매립한다.

이후, 통상의 화학·기계적 연마(CMP) 공정 또는 에치-백(etch-back) 공정을 실시하여 트렌치 내부에만 산화막(106)을 잔류시키고, 그 밖의 질화막(103) 및 패드 산화막(102)을 제거하여 소자분리 공정을 완료한다. 몰론 산화막(106) 이외의 다른 절연막으로 트렌치를 매립하는 것도 가능하다.

첨부된 도면 도 2는 질소 이온주입을 실시한 경우(본 발명)와 그렇지 않은 경우(종래기술)에 제조된 트랜지스터 각각의 접합 누설전류를 측정한 실험 데이터를 나타낸 것으로, 이로부터 본 발명을 적용한 경우 누설전류가 크게 감소됨을 확인할 수 있으며, 이는 전자와 정공의 재결합 위치가 감소됨을 그리고, 격자 결함이 감소됨을 입증하는 것이며, 이는 다시 질화층이 산화 가스의 확산을 차단하여 실리콘 기판의 스트레스가 완화되었음을 입증하는 것이라 하겠다.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

전술한 본 발명은 질소 이온주입을 통해 트렌치형 소자 분리막 형성 후의 후속 산화 공정시 산화 가스가 반도체 기판으로 침투되는 것을 억제하는 효과가 있으며, 이에 따라 반도체 기판에 유발되는 스트레스 및 격자 결함을 완화시키는 효과가 있다. 이러한 격자 결함의 완화는 곧 접합 누설전류의 감소를 의미하는 것으로, 반도체 소자의 특성 향상을 기대할 수 있다.

Claims (5)

1. 반도체 기판에 트렌치를 형성하는 제1 단계;

   상기 트렌치 내부 표면을 덮는 열산화막을 형성하는 제2 단계;

   질소 이온주입을 실시하여 상기 반도체 기판과 상기 열산화막의 계면에 질소층을 형성하는 제3 단계; 및

   상기 트렌치 내에 소자분리용 절연막을 매립하는 제4 단계

   를 포함하여 이루어진 트렌치형 소자 분리막 형성방법.
2. 제 1 항에 있어서,

   상기 제1 단계 수행 후,

   트렌치 측벽에 희생산화막을 형성하는 제5 단계와,

   상기 희생산화막을 제거하는 제6 단계를 더 포함하여 이루어진 것을 특징으로 하는 트렌치형 소자 분리막 형성방법.
3. 제 1 항에 있어서,

   상기 질소 이온주입이,

   1.0×10¹⁵ions/㎠의 N⁺이온 도즈 조건으로 실시되는 것을 특징으로 하는 트렌치형 소자 분리막 형성방법.
4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,

   상기 질소 이온주입이,

   경사 이온주입으로 실시되는 것을 특징으로 하는 트렌치형 소자 분리막 형성방법.
5. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,

   상기 열산화막이,

   50∼200Å의 두께로 형성되는 것을 특징으로 하는 트렌치형 소자 분리막 형성방법.