KR100613347B1 - 코너 라운딩을 수반하는 얕은 트렌치 소자 분리 형성 방법 - Google Patents
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Abstract
얕은 트렌치 소자 분리(STI) 형성 방법을 제시한다. 본 발명에 따르면, 기판 상에 액티브(active) 영역을 가리는 하드 마스크(hard mask)를 형성하고, 하드 마스크에 의해 노출되는 기판 상을 제1 산화시키고, 하드 마스크를 식각 마스크로 제1 산화에 의한 제1 산화막 및 제1 산화막 하부의 기판 부분을 식각하여 트렌치를 형성한다. 트렌치의 측벽 및 바닥을 제2 산화시키고, 제2 산화에 의한 제2 산화막 상에 트렌치를 메우는 절연층을 형성한다.
STI, LOCOS, 버즈비크, 트렌치, 보이드
Description
도 1 및 도 2는 종래의 얕은 트렌치 소자 분리(STI) 형성 방법을 설명하기 위해서 개략적으로 도시한 단면도들이다.
도 3 내지 도 7은 본 발명의 실시예에 따른 얕은 트렌치 소자 분리(STI) 형성 방법을 설명하기 위해서 개략적으로 도시한 단면도들이다.
본 발명은 반도체 소자에 관한 것으로, 특히, 코너 라운딩(corner rounding)을 수반하는 얕은 트렌치 소자 분리(STI: Shallow Trench Isolation) 형성 방법에 관한 것이다.
현재 반도체 소자를 형성하는 과정은 트랜지스터(transistor)와 같은 능동 소자가 형성될 액티브 영역(active region)을 설정하기 위한 소자 분리 형성 과정을 수반하고 있다. 소자 분리 형성 과정은 소자의 디자인 룰(design rule)의 감소에 따라 STI 과정으로 수행되고 있는 추세이다.
그런데, STI의 선폭(CD: Critical Dimension) 축소에 따라, STI의 가장자리 영역이 라운딩 되지 않는 문제(non rounding issue)와 액티브 영역(active region)과 STI 영역과의 단차로 인해 트렌치 윗부분에서 매립 절연층 내부에 보이드(void)가 발생하는 문제가 수반되고 있다. STI의 가장자리 영역이 라운딩 되지 않는 문제는 전류 누설을 수반할 수 있으며, 보이드 발생은 후속 공정인 게이트 폴리실리콘(gate polysilicon)을 증착할 때 보이드 부분에 증착된 폴리실리콘이 원하지 않게 잔류하여 게이트들 간 단락 또는 브리지(bridge)가 발생될 수 있다. 이러한 소자 열화 및 단락 발생은 소자의 오동작을 유발하게 하여 저 수율의 원인으로 작용한다.
도 1 및 도 2는 종래의 얕은 트렌치 소자 분리 형성 방법을 설명하기 위해서 개략적으로 도시한 단면도들이다.
도 1을 참조하면, 종래의 STI 형성 방법은 먼저 반도체 기판(10) 상에 필드 영역(field region)을 설정하고, 액티브 영역을 가리는 하드 마스크(20)를 형성한다. 하드 마스크(20)는 실리콘 질화물(Si3N4)층을 포함하여 형성될 수 있고, 하부에 패드 산화층(21)을 수반할 수 있다. 이러한 하드 마스크(20)의 패터닝은 사진 식각 공정에 의해서 수행될 수 있다. 하드 마스크(20)를 형성한 후, 하드 마스크(20)에 의해 노출된 반도체 기판(10) 부분을 선택적으로 식각하여 트렌치(15)를 형성한다.
도 2를 참조하면, 트렌치(15)를 메우는 절연층(30)을 증착한다. 이때, 디자인 룰(design rule)의 급격한 축소에 따라, 트렌치(15)의 종횡비가 매우 크게 되고, 또한 하드 마스크(20)의 높이가 상대적으로 높으므로, 트렌치(15)의 상측에서 절연층(30) 내에 보이드(31)가 발생될 수 있다. 이러한 보이드(31)는 절연층(30)이 CMP(Chemical Mechanical Polishing) 등으로 패터닝될 때 외부로 노출되게 된다. 따라서, 후속되는 게이트 형성 공정 시 게이트 물질이 이러한 보이드(31) 내에 잔류할 수 있고, 잔류된 게이트 물질은 게이트들 간을 전기적으로 연결시켜주는 역할을 하게 된다.
한편, 트렌치(15)의 입구 부분은 도 1에 제시된 바와 같이 매우 예리한 각도의 프로파일을 가지게 된다. 이러한 예리한 각도의 프로파일은 STI의 가장자리 영역의 라운딩 되지 않는 문제를 수반하는 데, 결국 전류 누설과 같은 트랜지스터 소자의 특성 열화를 유발하게 된다. 따라서, STI에 의해 설정되는 액티브 영역 상에 형성되는 트랜지스터의 특성 또는 게이트 산화막의 신뢰성을 개선하기 위해서는, 이러한 STI의 가장자리부분의 예리한 프로파일을 완화시키는 것이 요구된다. 또한, 트렌치(15)의 바닥 코너를 효과적으로 라운딩 처리하는 것도 요구되고 있다.
본 발명이 이루고자 하는 기술적 과제는, 얕은 트렌치 소자 분리(STI) 공정 진행시 주요 문제로 인식되고 있는 상측 및 바닥 코너 라운딩(top and bottom corners rounding)을 효과적으로 확보하고, 또한 STI 단차 개선을 통한 갭 채움(gap fill) 시 보이드 개선 효과를 구현할 수 있는 얕은 트렌치 소자 분리 형성 방법을 제시하는 데 있다.
상기의 기술적 과제를 위한 본 발명의 일 실시예는,
기판 상에 액티브 영역을 가리는 하드 마스크를 형성하는 단계;
상기 하드 마스크에 의해 노출되는 상기 기판을 제1 산화시키는 단계;
상기 하드 마스크를 식각 마스크로 상기 제1 산화에 의한 제 1산화막 및 상기 제1 산화막 하부의 상기 기판 부분을 식각하여 트렌치를 형성하는 단계;
상기 트렌치의 측벽 및 바닥을 제2 산화시키는 단계;
상기 제2 산화에 의한 제2 산화막 상에 상기 트렌치를 메우는 절연층을 형성하는 단계; 및
상기 하드 마스크를 선택적으로 제거하는 단계를 포함하는 얕은 트렌치 소자 분리 형성 방법을 제시한다.
여기서, 상기 제1 산화는 열산화 과정으로 수행될 수 있다.
상기 제1 산화는 상기 열산화 과정에 의해 상기 제1 산화막의 양단에 상기 하드 마스크 아래로 성장되는 버즈비크(bird's beak) 부분을 생성시키도록 수행될 수 있다.
상기 트렌치의 상측 코너(top corner)는 상기 버즈비크 부분의 생성에 의해서 라운딩(rounding)된 프로파일을 가질 수 있다.
상기 트렌치를 위한 식각은 상기 버즈비크 부분을 잔존시키며 상기 하드 마스크에 의해 노출된 상기 제1 산화막 부분을 선택적으로 제거하도록 수행될 수 있다.
상기 트렌치의 바닥 코너는 상기 제2 산화막의 형성에 의해 라운딩된 프로파일을 가질 수 있다.
또한, 상기의 기술적 과제를 위한 본 발명의 다른 일 실시예는,
반도체 기판 상에 액티브 영역을 가리는 하드 마스크를 형성하는 단계;
상기 하드 마스크에 의해 노출되는 상기 기판을 산화시켜 상기 하드 마스크 아래로 버즈비크 부분이 성장된 산화막을 형성시키는 단계;
상기 하드 마스크를 식각 마스크로 상기 버즈비크 부분을 잔존시키며 상기 산화막 및 상기 산화막 하부의 상기 기판 부분을 식각하여 트렌치를 형성하는 단계; 및
상기 트렌치를 메우는 절연층을 형성하는 단계를 포함하는 얕은 트렌치 소자 분리 형성 방법을 제시한다.
또한, 상기의 기술적 과제를 위한 본 발명의 또 다른 일 실시예는,
반도체 기판 상에 액티브 영역을 가리는 하드 마스크를 형성하는 단계;
상기 하드 마스크에 의해 노출되는 상기 기판 부분을 식각하여 트렌치를 형성하는 단계;
상기 트렌치의 측벽 및 바닥을 산화시켜 상기 트렌치의 바닥 코너가 라운딩된 프로파일을 가지게 하는 산화막을 성장시키는 단계; 및
상기 산화막 상에 상기 트렌치를 메우는 절연층을 형성하는 단계를 포함하는 얕은 트렌치 소자 분리 형성 방법을 제시한다.
본 발명에 따르면, 얕은 트렌치 소자 분리(STI) 공정 진행시 주요 문제로 인식되고 있는 상측 및 바닥 코너 라운딩을 효과적으로 확보할 수 있다. 또한, STI 단차 개선을 통한 갭 채움 시 보이드 발생을 방지할 수 있다. 이에 따라, 트랜지스 터 소자 특성 열화 및 게이트들 간의 브리지(bridge) 발생을 효과적으로 방지할 수 있다.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세히 설명한다.
도 3 내지 도 7은 본 발명의 실시예에 의한 얕은 트렌치 소자 분리 형성 방법을 설명하기 위해서 도시한 단면도들이다.
도 3을 참조하면, 반도체 기판(100) 상에 하드 마스크(200)를 형성한다. 반도체 기판(100)은 실리콘 기판일 수 있으며, 하드 마스크(200)는 실리콘 질화물(Si3N4)층을 포함하여 형성될 수 있고, 하드 마스크(200)와 반도체 기판(100) 사이에는 패드 산화층(pad oxide: 201)이 형성될 수 있다. 하드 마스크(200)는 반도체 기판(100)의 필드 영역을 노출하고 액티브 영역을 가리게 형성된다.
이후에, 하드 마스크(200)에 노출된 반도체 기판(100) 표면에 제1 산화막(310)을 성장시킨다. 이때, 제1 산화막(310)은 로코스(LOCOS) 형태의 소자 분리를 형성할 때의 열산화 공정과 마찬가지 과정으로 형성된다. 따라서, 제1 산화막(310)의 가장자리부분으로 버즈비크(bird's beak)가 생성되어 하드 마스크(200) 아래로 성장된다. 이러한 버즈비크 부분(311)이 생성되도록 열 산화 과정을 수행하여 제1 산화막(310)을 형성한다. 이와 같은 제1 산화막(310) 형성 단계는 본 발명의 실시예에 따른 STI를 형성하기 위한 제1 산화 과정으로 이해될 수 있다.
도 4를 참조하면, 하드 마스크(200)를 식각 마스크로 제1 산화막(310)의 일부 및 제1 산화막(310) 하부의 반도체 기판(100) 부분을, 이방성 건식 식각 공정 등을 이용하여 식각하여 반도체 기판(100)에 트렌치(105)를 형성한다. 이때, 하드 마스크(200) 아래의 버즈비크 부분(311)은 잔존하게 된다. 이와 같이 형성되는 트렌치(105)의 상측 입구 주변의 모트 영역은 버즈비크 부분(311)의 생성에 의해서 완화된 프로파일(301)을 나타내게 된다. 따라서, 제1 산화 과정은 STI의 상측 코너의 효과적인 라운딩 처리를 위해서 도입되는 것으로 이해될 수 있다. 또한, STI를 위한 화학 기상 증착(CVD: Chemical Vapor Deposition)을 수행할 때 갭 채움 단차를 완화하는 작용에 도움을 줄 수 있다.
도 5를 참조하면, 트렌치(105)의 바닥 및 측벽에 제2 산화막(330)을 성장시킨다. 열산화 과정을 이용하여 노출된 트렌치(105)의 바닥 및 측벽으로부터 제2 산화막(330)을 성장시키는 제2 산화 과정을 수행한다. 이러한 제2 산화 과정에 의해서 트렌치(330)의 바닥 및 측벽으로부터 제2 산화막(330)이 성장되며, 이러한 제2 산화막(330)의 성장에 따라 트렌치(105)의 바닥(305)이 라운딩되게 되고, 또한, 트렌치(105)의 바닥 코너(303)들이 라운딩되게 된다. 이와 같이 성장되는 제2 산화막(330)은 제1 산화막(310)의 버즈비크 부분(311)에 이어지는 형상으로 성장된다.
이러한 제2 산화 과정은 STI 바닥 및 바닥 코너들을 효과적으로 라운딩 처리하는 과정으로 이해될 수 있다. 또한, 제2 산화 과정에 의해서 성장된 제2 산화막(330)의 존재에 의해서 트렌치(105)의 종횡비가 감소하는 효과가 구현되므로, 후속되는 트렌치(105)를 완전히 채우는 과정에서 갭 채움 특성을 개선을 구현할 수 있다. 이에 따라, 트렌치(105)를 CVD 등으로 채우는 절연 물질을 증착할 때, 높은 단차 또는 종횡비에 따른 보이드 발생을 방지할 수 있다. 즉, 제2 산화막(330)은 갭 채움 특성 제고를 위한 라이너(liner)로 이해될 수 있다.
도 6을 참조하면, 트렌치(105)를 채우는 절연층(350)을 형성한다. 절연층(350)은 실리콘 산화물층을 트렌치(105)를 메우도록 CVD를 이용하여 증착하여 형성될 수 있다. 이때, 제2 산화막(330) 등의 존재에 의해 종횡비가 완화되었으므로, 절연층(350) 내에 보이드가 발생되는 것이 효과적으로 방지된다. 이때, 절연층(400)과 제2 산화막(330) 사이에는 별도의 라이너(liner), 예컨대, 얇은 질화물층이 완충층으로 더 도입될 수 있다. 이후에, 절연층(350)을 치밀화(densification)하는 과정을 수행할 수 있다. 이러한 치밀화 과정은 어닐링(annealing) 과정으로 수행될 수 있다.
도 7을 참조하면, 절연층(350)을 CMP(Chemical Mechanical Polishing)와 같은 방법으로 평탄화하여 STI 패턴으로서의 절연층(351)을 형성한다. 한편, CMP를 수행할 때 하드 마스크(200)는 연마 종료점으로 이용될 수 있다. 이에 따라, 트렌치(105)를 채우는 절연층(351)은 하드 마스크(200)와 실질적으로 대등한 표면 높이로 형성되게 된다. 이후에, 하드 마스크(200)를 습식 식각 방법 등으로 제거하여 트렌치(105)를 채우는 절연층(351)을 포함하는 STI 구조를 형성한다.
상술한 본 발명에 따르면, STI 트렌치 영역을 선택적으로 1차 산화하여 STI 상측 코너의 효과적인 라운딩 처리를 구현할 수 있다. 또한, 트렌치의 바닥 및 측벽을 산화하는 2차 산화를 통해 STI 공정 진행시 주요 문제인 바닥 코너 라운딩을 효과적으로 확보하면서도 소자 분리(isolation) 측면에서 최적의 조건인 STI 각도 를 90도가 되는 프로파일을 구현할 수 있다. 또한, 이러한 2차 필드 산화 과정 진행으로 STI 단차 개선을 통한 CVD STI 갭 채움시 보이드 개선 효과를 구현할 수 있다. 따라서, 안정적 소자 특성 확보의 효과가 있다. 예컨대, 소자의 GOI(gate oxide intergrity) 특성, 전류 누설 특성, 험프(hump), 킨크 효과(Kink Effect), 소자 분리 특성 등을 개선할 수 있어, 반도체 소자의 고집적화를 가능하게 할 수 있다.
이상, 본 발명을 구체적인 실시예들을 통하여 설명하였지만, 본 발명의 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 본 발명은 여러 형태로 변형될 수 있다.
Claims (8)
- 기판 상에 액티브 영역을 가리는 하드 마스크를 형성하는 단계;상기 하드 마스크에 의해 노출되는 상기 기판 상에 상기 하드 마스크 아래로 성장되는 버즈비크 부분을 가지는 제1 산화막을 형성하는 단계;상기 하드 마스크를 식각 마스크로 상기 제1 산화막 및 상기 제1 산화막 하부의 상기 기판 부분을 식각하여 트렌치를 형성하는 단계;상기 트렌치의 측벽 및 바닥에 제2 산화막을 형성하는 단계;상기 제2 산화막 상에 상기 트렌치를 메우는 절연층을 형성하는 단계; 및상기 하드 마스크를 선택적으로 제거하는 단계를 포함하는 것을 특징으로 하는 얕은 트렌치 소자 분리 형성 방법.
- 제 1항에 있어서,상기 제1 산화막은 열산화 과정으로 형성되는 것을 특징으로 하는 얕은 트렌치 소자 분리 형성 방법.
- 제 2항에 있어서,상기 제1 산화막 형성 단계는 상기 열산화 과정에 의해 상기 제1 산화막의 양단에 상기 하드 마스크 아래로 성장되는 상기 버즈비크(bird's beak) 부분을 생성시키도록 수행되는 것을 특징으로 하는 얕은 트렌치 소자 분리 형성 방법.
- 제 3항에 있어서,상기 트렌치의 상측 코너(top corner)는 상기 버즈비크 부분의 생성에 의해서 라운딩(rounding)된 프로파일을 가지는 것을 특징으로 하는 얕은 트렌치 소자 분리 형성 방법.
- 제 3항에 있어서,상기 트렌치를 위한 식각은 상기 버즈비크 부분을 잔존시키며 상기 하드 마스크에 의해 노출된 상기 제1 산화막 부분을 선택적으로 제거하도록 수행되는 것을 특징으로 하는 얕은 트렌치 소자 분리 형성 방법.
- 제 1항에 있어서,상기 트렌치의 바닥 코너는 상기 제2 산화막의 형성에 의해 라운딩된 프로파일을 가지는 것을 특징으로 하는 얕은 트렌치 소자 분리 형성 방법.
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| Publication number | Priority date | Publication date | Assignee | Title |
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| CN102184862A (zh) * | 2011-04-08 | 2011-09-14 | 上海先进半导体制造股份有限公司 | 沟槽功率器件的栅极沟槽的刻蚀方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19980048386A (ko) * | 1996-12-17 | 1998-09-15 | 김광호 | 반도체장치의 트랜치 소자분리방법 |
| KR19990048011A (ko) * | 1997-12-08 | 1999-07-05 | 구본준 | 반도체장치의 소자격리방법 |
| KR20020036298A (ko) * | 2000-11-09 | 2002-05-16 | 윤종용 | 트렌치 소자분리막 및 그 제조방법 |
| KR20040058936A (ko) * | 2002-12-27 | 2004-07-05 | 주식회사 하이닉스반도체 | 반도체 소자의 소자분리막 형성 방법 |
-
2004
- 2004-12-22 KR KR1020040110618A patent/KR100613347B1/ko not_active IP Right Cessation
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19980048386A (ko) * | 1996-12-17 | 1998-09-15 | 김광호 | 반도체장치의 트랜치 소자분리방법 |
| KR19990048011A (ko) * | 1997-12-08 | 1999-07-05 | 구본준 | 반도체장치의 소자격리방법 |
| KR20020036298A (ko) * | 2000-11-09 | 2002-05-16 | 윤종용 | 트렌치 소자분리막 및 그 제조방법 |
| KR20040058936A (ko) * | 2002-12-27 | 2004-07-05 | 주식회사 하이닉스반도체 | 반도체 소자의 소자분리막 형성 방법 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102184862A (zh) * | 2011-04-08 | 2011-09-14 | 上海先进半导体制造股份有限公司 | 沟槽功率器件的栅极沟槽的刻蚀方法 |
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