KR19990084786A - 트렌치 소자분리 방법 - Google Patents
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Abstract
트렌치 에지 부위의 활성영역이 노출되는 것을 방지하여 트랜지스터의 험프 및 역 협폭 현상이 없는 우수한 특성의 반도체 장치를 제조할 수 있는 트렌치 소자분리 방법에 대해 개시되어 있다. 이 방법은, 반도체기판 상에 완충용 패드층, 가산화층 및 식각 마스크층을 차례로 형성하는 단계와, 비활성영역의 패드층을 노출시키고, 식각 마스크층의 하부에 언더컷을 형성하는 단계와, 식각 마스크층을 이용하여 반도체기판에 트렌치를 형성하는 단계와, 트렌치 및 가산화층의 측벽에 산화막을 형성하는 단계와, 트렌치를 절연물질로 매립한 후 평탄화하는 단계 및 활성영역의 식각 마스크층, 가산화층 및 패드산화막을 제거하는 단계로 이루어진다.
Description
본 발명은 반도체 장치의 소자분리 방법에 관한 것으로, 특히 트렌치 에지 부위의 활성영역이 노출되는 것을 방지하여 트랜지스터의 험프 및 역 협폭 현상을 개선한 트렌치 소자분리 방법에 관한 것이다.
반도체 장치의 소자간 분리방법은 국부적 산화방법(LOCal Oxidation of Silicon; 이하, LOCOS라 칭함)과 트렌치 소자분리(Trench isolation) 방법으로 크게 나눌 수 있다.
이 중, LOCOS 방법은 공정이 단순하고, 넓은 부위와 좁은 부위를 동시에 분리할 수 있다는 장점을 갖고 있지만, 측면산화에 의한 버즈 비크(bird's beak)가 형성되어 소자분리 영역의 폭이 넓어져서 소오스/드레인 영역의 유효면적을 감소시킨다. 또한, 필드 산화막 형성시 산화막의 가장자리에 열 팽창계수의 차이에 따른 응력이 집중됨으로써, 실리콘 기판에 결정 결함이 발생하여 누설전류가 많은 단점이 있다.
따라서, 실리콘 기판에 트렌치를 형성하고 그 내부를 산화물등 절연물질로 채움으로써, 같은 분리폭(isolation width)에서도 유효 분리길이를 길게 하여 상기한 LOCOS보다 작은 분리영역을 구현할 수 있는 트렌치 소자분리(Trench Isolation)가 필수적으로 요구되고 있다.
그러나, 트렌치 소자분리를 구현함에 있어서 가장 큰 문제점 중의 하나는, 트렌치의 측벽과 인접하는 채널 영역에 국부적으로 강한 전계가 형성되어 낮은 게이트 전압에서도 쉽게 반전(inversion)이 일어나 소오스/드레인 사이에 흐르는 전류가 증가하는 것이다. 특히, 고집적 반도체장치에서 쉘로우 트렌치 소자분리(Shallow Trench Isolation; 이하 STI라 칭함) 방법을 이용하는 경우에는, 트렌치의 에지(edge) 부분이 어떤 프로파일을 갖는가에 따라 소자의 전기적 특성이 결정된다고 해도 과언이 아니다.
도 1은 종래의 STI 소자분리 방법에서 나타나는 문제점을 설명하기 위한 단면도로서, 참조부호 100은 활성(active) 영역을, 200은 필드(field) 영역인 STI 영역에 매립된 매몰 산화막을 각각 나타낸다. 그리고, 참조부호 "A"는 상기 매몰 산화막(200)이 습식 식각되기 전의 프로파일을 나타내며, 점선인 "B"는 습식식각 후의 프로파일을 나타낸다.
도 1에 도시된 바와 같이, 상기 트렌치 매몰 산화막(200)은 통상 화학 기상 증착(Chemical Vapor Deposition; CVD) 방법으로 증착된 산화막으로서, 이러한 CVD 산화막은 산화막을 식각하기 위한 습식식각 공정에서 열산화막에 비해 식각율이 높다. 따라서, 트렌치 매립 후 필수적으로 이어지는 여러 가지 산화막 식각공정, 예를 들어 패드산화막 제거, 희생 산화막 제거 및 이온주입시 버퍼층으로 사용된 산화막 제거 등의 공정에서 과도하게 식각되어, 최종적으로 트렌치에 남아 있는 산화막(200)의 높이가 활성영역의 높이보다 낮아져 활성영역이 노출되는 현상(참조부호 "C")이 발생한다. 이러한 현상은, 후속 게이트 형성 공정에서 게이트 물질이 트렌치의 상부 코너부위를 감싸며 지나감으로써, 트렌치 코너의 전계(electric field)가 트렌치 센터의 전계보다 커지게 되어, 도 2에 도시된 바와 같이, 트랜지스터가 두 번 턴-온(turn on)되는 험프(hump) 현상 및 역 협폭 효과(inverse narrow width effect)를 유발하여 트랜지스터의 성능을 열화시키는 주요인이 된다.
도 3은 종래의 STI 방법에서 나타나는 역 협폭 효과(inverse narrow width effect)를 도시한 그래프이다. 이 역 협폭 효과란 그래프에 나타낸 바와 같이, 트랜지스터의 채널 폭이 감소함에 따라 문턱 전압이 감소하는 현상을 가리키며, "X"는 험프 현상의 발생 전에 관측된 결과를, "Y"는 험프 발생 후에 관측된 결과를 각각 나타낸다.
최근에는, 트렌치를 형성한 후 트렌치 내에 폴리실리콘을 증착하고 이 폴리실리콘을 열산화시키는 방법이 제안된 바 있으나, 이 기술은 트렌치 폭이 작은 경우, 상기 폴리실리콘이 산화되면서 부피 팽창에 의해 트렌치가 완전히 매립될 수 있으나, 이 경우 트렌치 측벽부의 활성영역에 스트레스(stress)를 주는 문제점이 있다. 또한, 상기 트렌치 내부에 증착되는 폴리실리콘의 단차 도포성(step coverage)의 한계에 의해 트렌치 상측 에지 부위의 함몰현상을 효율적으로 방지할 수 없는 문제점이 있다.
따라서, 본 발명이 이루고자 하는 기술적 과제는, 단순한 공정 개선을 통하여 트랜지스터의 험프현상 및 역 협폭 효과를 방지하여 우수한 특성을 갖는 반도체장치를 제조할 수 있는 트렌치 소자분리 방법을 제공하는 것이다.
도 1은 종래의 STI 방법에서 나타나는 문제점을 설명하기 위한 단면도이다.
도 2는 종래의 STI 방법에서 나타나는 험프(hump) 현상을 도시한 그래프이다.
도 3은 종래의 STI 방법에서 나타나는 역 협폭 효과(inverse narrow width effect)를 도시한 그래프이다.
도 4 내지 도 9는 본 발명의 제1 실시예에 의한 트렌치 소자분리 방법을 설명하기 위한 단면도들이다.
도 10 내지 도 14는 본 발명의 제2 실시예에 의한 트렌치 소자분리 방법을 설명하기 위한 단면도들이다.
* 도면의 주요 부분에 대한 부호의 설명 *
10, 30....반도체기판 12, 32....패드산화막
14, 34....가산화층 16, 36....식각 마스크층
18, 40....트렌치 20, 38, 42....열산화막
22, 44....소자분리막(CVD 산화막)
상기 과제를 이루기 위하여 본 발명에 의한 트렌치 소자분리 방법은, 반도체기판 상에 완충용 패드층, 가산화층 및 식각 마스크층을 차례로 형성하는 단계와, 비활성영역을 한정하기 위하여 식각 마스크층 패턴과 상기 식각 마스크층 하부에 언더컷된 가산화층 패턴을 형성하는 단계와, 상기 식각 마스크층 패턴을 이용하여 상기 반도체기판에 트렌치를 형성하는 단계와, 상기 트렌치 및 가산화층 패턴의 측벽에 산화막을 형성하는 단계와, 상기 트렌치를 절연물질로 매립한 후 평탄화하는 단계, 및 활성영역의 상기 식각 마스크층 패턴, 가산화층 패턴및 패드산화막을 제거하는 단계를 포함하는 것을 특징으로 한다.
상기 언더컷된 가산화층 패턴을 형성하는 단계에서, 상기 반도체기판도 동시에 리세스시킬 수도 있다.
상기 가산화층은 300 ∼ 1,000Å 정도 두께의 폴리실리콘막 또는 비정질실리콘막으로 형성하고, 상기 패드층은 100 ∼ 300Å 두께의 열산화막으로 형성하며, 상기 식각 마스크층은 500 ∼ 2,500Å 두께의 실리콘질화막으로 형성하는 것이 바람직하다.
상기 언더컷을 형성하는 단계는, 상기 식각 마스크층과 가산화층을 차례로 이방성 식각하여 비활성영역의 상기 패드층을 노출시키는 단계와, 상기 가산화층의 측면을 등방성 식각하는 단계로 이루어질 수 있다.
상기 언더컷을 형성하는 단계는 또한, 상기 식각 마스크층을 패터닝하는 단계와, 상기 가산화층을 등방성 식각하는 단계와, 상기 가산화층을 이방성 식각하는 단계로 이루어질 수 있다.
상기 언더컷은 100 ∼ 700Å의 길이로 형성하고, 상기 트렌치 및 가산화층의 측벽에 형성하는 상기 산화막은 100 ∼ 500Å의 두께로 형성하는 것이 바람직하다.
상기 트렌치를 절연물질로 매립후, 평탄화하기 전에, 반도체기판을 고온에서 열처리함으로써 상기 절연물질을 치밀화하는 단계를 부가할 수도 있다.
상기 과제를 이루기 위하여 본 발명에 의한 트렌치 소자분리의 다른 방법은, (a) 반도체기판 상에 완충용 패드층, 가산화층 및 식각 마스크층을 차례로 형성하는 단계와, (b) 비활성영역의 상기 패드층을 노출시키는 단계와, (c) 비활성영역의 상기 반도체기판의 표면을 산화시키는 단계와, (d) 상기 식각 마스크층을 마스크로 사용하여 상기 반도체기판의 표면에 형성된 필드산화막을 식각하는 단계와, (e) 상기 식각 마스크층을 이용하여 상기 반도체기판에 트렌치를 형성하는 단계와, (f) 상기 트렌치의 내벽 및 가산화층의 측벽에 산화막을 형성하는 단계와, (g) 상기 트렌치를 절연물질로 매립한 후 평탄화하는 단계, 및 (h) 활성영역의 상기 식각 마스크층, 가산화층 및 패드산화막을 제거하는 단계를 포함하는 것을 특징으로 한다.
상기 가산화층은 300 ∼ 1,000Å 정도 두께의 폴리실리콘막 또는 비정질실리콘막으로 형성하고, 상기 패드층은 100 ∼ 300Å 두께의 열산화막으로 형성하며, 상기 식각 마스크층은 500 ∼ 2,500Å 두께의 실리콘질화막으로 형성하는 것이 바람직하다.
상기 (d) 단계에서, 상기 식각 마스크층을 마스크로 사용하여 상기 반도체기판에 형성된 산화막을 이방성 식각함으로써, 상기 가산화층의 측벽에 산화막이 잔류되도록 할 수 있다. 이 때, 상기 (e) 단계 후에, 상기 가산화층의 측벽에 잔류하는 산화막을 제거하는 단계를 더 구비할 수도 있다.
또한, 상기 (d) 단계에서, 상기 반도체기판의 표면 및 가산화층의 측벽에 형성된 산화막을 모두 제거할 수 있다.
그리고, 상기 필드산화막은 500 ∼ 2,000Å의 두께로 형성하고, 상기 (f) 단계에서 상기 트렌치의 내벽 및 가산화층의 측벽에 형성하는 산화막은 100 ∼ 500Å의 두께로 형성하는 것이 바람직하다.
그리고, 상기 (g) 단계에서 상기 트렌치를 절연물질로 매립후, 평탄화하기 전에, 반도체기판을 고온에서 열처리함으로써 상기 절연물질을 치밀화하는 단계를 부가할 수 있다.
본 발명에 따르면, 트렌치 매립물질의 평탄화 공정 및 후속되는 여러 가지 산화막 식각 공정에서 트렌치 에지부위의 활성영역이 노출되는 것을 방지할 수 있다. 따라서, 종래의 활성영역의 노출로 인해 발생되던 험프현상 및 역 협폭현상을 방지하여 우수한 특성을 갖는 반도체 장치를 제조할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명을 더욱 상세히 설명하기로 한다.
다음에 설명되는 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술되는 실시예에 한정되는 것은 아니다. 본 발명의 실시예는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되는 것이다. 본 발명의 실시예를 설명하는 도면에 있어서, 어떤 층이나 영역들의 두께는 명세서의 명확성을 위해 과장되어진 것으로, 도면상의 동일한 부호는 동일한 요소를 지칭한다. 또한, 어떤 층이 다른 층 또는 기판의 "상부"에 있다고 기재된 경우, 상기 어떤 층이 상기 다른 층 또는 기판의 상부에 직접 존재할 수도 있고, 그 사이에 제3의 층이 개재되어질 수도 있다.
제1 실시예
도 4 내지 도 9는 본 발명의 제1 실시예에 의한 트렌치 소자분리 방법을 설명하기 위한 단면도들이다.
도 4를 참조하면, 반도체기판(10) 상에 소정 두께의 열산화막을 성장시켜 기판의 스트레스를 완화시키고 보호 역할을 하기 위한 패드산화막(12)을 형성한다. 이 패드산화막(12) 상에 후속의 트렌치 측벽에 대한 산화공정시 산화가 가능한 물질, 예를 들어 폴리실리콘막(14)을 300 ∼ 1,000Å의 두께로 증착한다. 계속해서 상기 폴리실리콘막(14) 상에, 후속의 트렌치 형성을 위한 기판 식각시 또는 트렌치 매립물질에 대한 평탄화 공정시 마스크로 사용될 물질로서, 상기 반도체기판(10)과의 식각 선택비가 우수한 물질, 예를 들어 실리콘질화막(16)을 500 ∼ 2,500Å의 두께로 형성한다.
다음에, 사진공정을 이용하여 상기 실리콘질화막 상에 비활성영역을 노출시키는 모양의 포토레지스트 패턴(도시되지 않음)을 형성한 후, 이 포토레지스트 패턴을 마스크로 사용하여 상기 실리콘질화막(16)과 폴리실리콘막(14)을 차례로 이방성 식각함으로써 비활성영역의 패드산화막(12)을 노출시킨다. 여기에서, 상기 폴리실리콘막(14)을 이방성식각할 때 염소(Cl2) 및 염소가스(Cl2)/육불화황가스(SF6)를 사용하여 상기 실리콘질화막(16)의 하부에 언더컷(도면에 원으로 표시됨)이 형성되도록 한다.
상기 언더컷은 도 9에 도시된 바와 같이, 실리콘질화막(16)을 먼저 이방성 식각한 다음 폴리실리콘 식각액을 사용하여 노출된 폴리실리콘막(14)을 등방성 식각하는 방법으로 형성할 수도 있다.
이 때, 비활성영역을 노출시키는 공정에서, 도 4의 점선으로 표시된 것과 같이, 상기 실리콘질화막(16)과 폴리실리콘막(14) 및 패드산화막(12)을 차례로 이방성식각하여 반도체기판(10)을 노출시킨 다음, 질산, 초산, 불산, 및 초순수가 40:1:2:20의 비율로 혼합된 폴리 에천트(poly etchant)를 사용하여 상기 폴리실리콘막(14)을 측면식각하여 언더컷을 형성하고 반도체기판을 리세스(recess)시킬 수도 있다.
상기 실리콘질화막(16)의 하부에 폴리실리콘막(14)을 형성하면, 후속되는 트렌치 측벽에 대한 열산화 공정에서 폴리실리콘막(14)의 일부도 함께 산화된다. 따라서, 후속되는 산화막 식각공정에서 폴리실리콘막이 산화된 두께만큼 트렌치 매립 산화막의 식각을 지연시킬 수 있으므로, 활성영역이 노출되는 것을 억제할 수 있다. 더욱이, 도시된 바와 같이, 상기 실리콘질화막(16)의 하부에 언더컷을 형성하면, 언더컷한 길이만큼 활성영역쪽으로 전진되어 폴리실리콘막(14)이 산화되므로, 산화막 식각 공정에서 활성영역이 노출되는 것에 대한 마진을 확보할 수 있다. 상기 언더컷의 길이는 100 ∼ 700Å 정도가 바람직하다.
도 5를 참조하면, 상기 포토레지스트 패턴을 제거한 다음, 상기 실리콘질화막(16)을 식각 마스크로 사용하여 노출된 반도체기판을 이방성 식각하여 2,000 ∼ 10,000Å 깊이의 트렌치(18)를 형성한다. 이 때, 상기 포토레지스트 패턴을 제거하지 않은 상태에서 상기 포토레지스트 패턴을 식각 마스크로 사용하여 트렌치(18)를 형성할 수도 있다.
도 6을 참조하면, 트렌치가 형성된 상기 반도체기판에 대해 소정의 열산화 공정을 실시하여 상기 트렌치의 측벽에 열산화막(20)을 형성한다. 이 열산화 공정에서 상기 폴리실리콘막(14)도 일부 산화되는데, 언더컷이 형성되어 있기 때문에 종래에 비해 열산화막(20)이 언더컷을 형성한 길이만큼 활성영역쪽으로 이동되어 성장된다. 일반적으로 열산화막은 습식식각 공정에서 트렌치 매립물질인 CVD 산화막보다 식각율이 낮다. 따라서, 폴리실리콘막(14)의 측면에 형성된 열산화막은 활성영역에 적층되어 있는 물질층, 즉 폴리실리콘막(14) 및 패드산화막(12)을 제거하기 위한 후속의 습식식각 공정, 또는 트렌치 매립물질에 대한 평탄화 공정에서 트렌치에 매립된 물질의 측면으로의 소모를 차단하는 역할을 하여 트렌치의 에지가 드러나는 것을 방지한다.
상기 열산화막(20)은 100 ∼ 500Å의 두께로 형성하는 것이 바람직하다.
도 7을 참조하면, 열산화막(20)이 형성된 결과물의 전면에 절연물질, 예를 들어 화학 기상 증착(Chemical Vapor Deposition; CVD) 방법을 사용하여 트렌치가 완전히 매립될 정도의 두께로 산화막(22)을 증착한다. 상기 CVD 산화막(22)으로 트렌치를 매립한 후, 매립된 막질의 치밀화를 위하여 900 ∼ 1,150℃ 정도의 고온에서 열처리(annealing) 공정을 실시하는 것이 바람직하다.
도 8을 참조하면, 활성영역에 형성된 상기 실리콘질화막(도 7의 16)을 스토퍼(stopper)로 이용하여 화학적 물리적 폴리슁(Chemical Mechanical Polishing; CMP), 에치-백(etch-back) 또는 CMP와 에치-백을 함께 사용하는 평탄화 공정을 실시함으로써 트렌치에 매립된 상기 CVD 산화막의 표면을 평탄화한다. 마지막으로, 상기 실리콘질화막, 폴리실리콘막 및 패드산화막을 차례로 습식 식각하여 제거하면, 도시된 바와 같이, 트렌치 에지부위의 노출을 방지한 양호한 프로파일을 갖는 소자분리막(22)이 완성된다.
이 때, 상기 실리콘질화막, 폴리실리콘막 및 패드산화막을 제거하기 위한 습식식각 공정시 트렌치에 매립된 상기 CVD 산화막의 일부도 함께 식각된다. 그러나, 상기 폴리실리콘막의 측면에는 이 CVD 산화막보다 식각율이 낮은 열산화막이 형성되어 있고, 더욱이 이 열산화막은 도 4에서 형성한 언더컷의 길이만큼 활성영역쪽으로 이동되어 형성되어 있기 때문에, 상기 CVD 산화막의 측면으로의 소모를 최소화할 수 있고, 그 결과 트렌치 에지부위의 노출을 방지할 수 있다.
제2 실시예
도 10 내지 도 14는 본 발명의 제2 실시예에 의한 트렌치 소자분리 방법을 설명하기 위한 단면도들이다.
도 10을 참조하면, 제1 실시예의 방법과 동일하게 반도체기판(30) 상에 패드산화막(32), 폴리실리콘막(34) 및 실리콘질화막(36)을 차례로 적층한 후, 사진식각 공정을 이용하여 실리콘질화막(36)과 폴리실리콘막(34)을 차례로 패터닝하여 비활성영역의 패드산화막을 노출시킨다. 상기 패드산화막(32)은 100 ∼ 300Å, 폴리실리콘막(34)은 300 ∼ 1,000Å, 실리콘질화막(36)은 500 ∼ 2,500Å의 두께로 각각 형성한다.
다음에, 비활성영역의 패드산화막이 노출된 결과물에 대해 산화공정을 실시하여 비활성영역의 반도체기판(30)의 표면에 500 ∼ 2,000Å 정도의 필드산화막(38)을 형성한다. 이 때, 필드산화막을 형성하기 전에 상기 폴리실리콘막(34)의 측면에 식각되어 실리콘질화막의 하부에 언더컷이 형성될 수 있다. 이 산화공정에서 상기 폴리실리콘막(34)의 측면이 동시에 산화되는데, 제1 실시예에서와 같이 이 폴리실리콘막(34)의 측면에 형성된 열산화막에 의해 후속되는 산화막 식각공정, 또는 트렌치 매립물질에 대한 평탄화 공정에서 트렌치에 매립된 물질의 측면으로의 소모를 차단하는 역할을 하여 트렌치의 에지가 드러나는 것을 방지한다. 또한, 상기 반도체기판의 표면에 형성되는 필드산화막의 에지(edge)부위는, 선택적 산화(LOCal Oxidation of Silicon; LOCOS)의 특성상 버즈비크(Bird's Beak) 모양으로 형성되기 때문에, 후속공정에서 형성될 트렌치의 에지를 라운드(round)되게 하여 활성영역의 에지부위의 프로파일(profile)을 개선시키는 효과가 있다.
도 11을 참조하면, 실리콘질화막(36)을 식각 마스크로 사용하여 상기 필드산화막을 등방성 식각하면, 도시된 바와 같이 비활성영역의 반도체기판(30)이 노출되고 폴리실리콘막(34)의 측면에 필드산화막의 일부(38a)가 잔류하는 모양이 된다.
도 12를 참조하면, 실리콘질화막(36)을 식각 마스크로 사용하여 노출된 반도체기판(30)을 소정 깊이 이방성 식각함으로써 트렌치(40)를 형성한다. 다음에, 상기 반도체기판에 소정의 산화공정을 실시하여 상기 트렌치의 측벽에 100 ∼ 500Å 정도 두께의 얇은 산화막(42)을 형성한다. 또한, 상기 필드산화막의 일부가 측면에서 잔류된 폴리실리콘막도 산화 공정에 노출된다. 따라서, 폴리실리콘막의 측면에 형성된 산화막에 의해 앞에서 설명한 바와 같이 후속되는 산화막 식각공정, 또는 트렌치 매립물질의 평탄화 공정에서 트렌치의 에지가 드러나는 것이 방지된다.
이 때, 상기 산화공정 전 또는 도 11의 트렌치를 형성하기 전에, 도 14에 도시된 바와 같이, 폴리실리콘막의 측면에 잔류하는 필드산화막(도 11의 38a)을 제거할 수 있다. 이렇게 하면 폴리실리콘막(34)의 측면에 언더컷이 형성되어 제1 실시예와 같은 효과를 얻을 수 있다.
이어서, 결과물의 전면에 CVD 방법을 이용하여 예를 들어 산화막과 같은 절연막(44)을 증착한다. 상기 절연막(44) 증착후, 열처리를 실시하여 상기 절연막(44)을 치밀화시킬 수 있다.
도 13을 참조하면, 상기 실리콘질화막(도 12의 36)을 스토퍼(stopper)로 사용한 CMP 공정이나 에치백(etch back) 또는 CMP와 에치백을 동시에 이용하여 상기 트렌치에 매립된 절연막을 평탄화한 후, 활성영역에 형성된 실리콘질화막, 폴리실리콘막 및 패드산화막을 차례로 제거함으로써 소자분리막(44)을 형성한다.
이상 본 발명을 상세히 설명하였으나 본 발명은 상기한 실시예에 한정되지 않으며, 본 발명이 속하는 기술적 사상내에서 당분야의 통상의 지식을 가진 자에 의해 많은 변형이 가능함은 물론이다.
상술한 본 발명에 의한 트렌치 소자분리 방법에 따르면, 활성영역에 가산화층을 적층하고 이 가산화층에 언더컷을 형성하여, 트렌치 형성 후에 실시되는 열산화 공정에서 상기 가산화층의 측벽에 활성영역쪽으로 전진된 산화막을 형성함으로써, 트렌치 매립물질의 평탄화 공정 및 그에 후속되는 여러 가지 산화막 식각 공정에서 트렌치 에지부위의 활성영역이 노출되는 것을 방지할 수 있다. 따라서, 종래의 활성영역의 노출로 인해 발생되던 험프현상 및 역 협폭현상을 방지하여 우수한 특성을 갖는 반도체장치를 제조할 수 있다.
그리고, 트렌치를 형성하기 전에 비활성영역의 반도체기판에 필드산화막을 형성한 다음 이 필드산화막을 제거하는 공정을 실시한다. 이렇게 하면, 필드산화막 형성시 가산화층의 측벽에도 산화막이 형성되어 후속 식각공정에서 트렌치에 매립된 물질의 측면으로의 소모를 차단하여 트렌치의 에지가 드러나는 것을 방지할 수 있다. 또한, 상기 반도체기판의 표면에 형성되는 필드산화막의 에지(edge)부위는 버즈비크(Bird's Beak) 모양으로 형성되기 때문에, 후속공정에서 형성될 트렌치의 에지를 라운드(round)되게 하여 활성영역의 에지부위의 프로파일(profile)을 개선시키는 효과가 있다.
Claims (18)
- (a) 반도체기판 상에 완충용 패드층, 가산화층 및 식각 마스크층을 차례로 형성하는 단계;(b) 비활성영역을 한정하기 위하여 식각 마스크층 패턴과 상기 식각 마스크층 하부에 언더컷된 가산화층 패턴을 형성하는 단계;(c) 상기 식각 마스크층 패턴을 이용하여 상기 반도체기판에 트렌치를 형성하는 단계;(d) 상기 트렌치의 내벽 및 가산화층 패턴의 측벽에 산화막을 형성하는 단계;(e) 상기 트렌치를 절연물질로 매립한 후 평탄화하는 단계; 및(f) 활성영역의 상기 식각 마스크층 패턴, 가산화층 패턴 및 패드산화막을 제거하는 단계를 포함하는 것을 특징으로 하는 트렌치 소자분리 방법.
- 제1항에 있어서, 상기 (b) 단계에서,상기 언더컷된 가산화층 패턴을 형성할 때 상기 반도체기판도 동시에 리세스시키는 것을 특징으로 하는 트렌치 소자분리 방법.
- 제1항에 있어서, 상기 가산화층은,폴리실리콘막 또는 비정질실리콘막으로 형성하는 것을 특징으로 하는 트렌치 소자분리 방법.
- 제1항에 있어서, 상기 가산화층은 300 ∼ 1,000Å의 두께로 형성하고,상기 패드층은 100 ∼ 300Å 두께의 열산화막으로 형성하며,상기 식각 마스크층은 500 ∼ 2,000Å 두께의 실리콘질화막으로 형성하는 것을 특징으로 하는 트렌치 소자분리 방법.
- 제1항에 있어서, 상기 (b) 단계는,상기 식각 마스크층과 가산화층을 차례로 이방성 식각하여 비활성영역의 상기 패드층을 노출시키는 단계와,상기 가산화층의 측면을 등방성 식각하는 단계로 이루어지는 것을 특징으로 하는 트렌치 소자분리 방법.
- 제1항에 있어서, 상기 (b) 단계는,상기 식각 마스크층을 패터닝하는 단계와,상기 가산화층을 등방성 식각하는 단계와,상기 가산화층을 이방성 식각하는 단계로 이루어지는 것을 특징으로 하는 트렌치 소자분리 방법.
- 제1항에 있어서, 상기 (b) 단계에서,상기 언더컷은 100 ∼ 700Å의 길이로 형성하는 것을 특징으로 하는 트렌치 소자분리 방법.
- 제1항에 있어서, 상기 (d) 단계에서,상기 산화막은 100 ∼ 500Å의 두께로 형성하는 것을 특징으로 하는 트렌치 소자분리 방법.
- 제1항에 있어서, 상기 (e) 단계에서 상기 트렌치를 절연물질로 매립후, 평탄화하기 전에,반도체기판을 고온에서 열처리함으로써 상기 절연물질을 치밀화하는 단계를 부가하는 것을 특징으로 하는 트렌치 소자분리 방법.
- (a) 반도체기판 상에 완충용 패드층, 가산화층 및 식각 마스크층을 차례로 형성하는 단계;(b) 비활성영역의 상기 패드층을 노출시키는 단계;(c) 비활성영역의 상기 반도체기판의 표면을 산화시키는 단계;(d) 상기 식각 마스크층을 마스크로 사용하여 상기 반도체기판의 표면에 형성된 산화막을 식각하는 단계;(e) 상기 식각 마스크층을 이용하여 상기 반도체기판에 트렌치를 형성하는 단계;(f) 상기 트렌치의 내벽 및 가산화층의 측벽에 산화막을 형성하는 단계;(g) 상기 트렌치를 절연물질로 매립한 후 평탄화하는 단계; 및(h) 활성영역의 상기 식각 마스크층, 가산화층 및 패드산화막을 제거하는 단계를 포함하는 것을 특징으로 하는 트렌치 소자분리 방법.
- 제10항에 있어서, 상기 가산화층은,폴리실리콘막 또는 비정질실리콘막으로 형성하는 것을 특징으로 하는 트렌치 소자분리 방법.
- 제10항에 있어서, 상기 가산화층은 300 ∼ 1,000Å의 두께로 형성하고,상기 패드층은 100 ∼ 300Å 두께의 열산화막으로 형성하며,상기 식각 마스크층은 500 ∼ 2,000Å 두께의 실리콘질화막으로 형성하는 것을 특징으로 하는 트렌치 소자분리 방법.
- 제10항에 있어서, 상기 (d) 단계에서,상기 식각 마스크층을 마스크로 사용하여 상기 반도체기판에 형성된 산화막을 이방성 식각함으로써, 상기 가산화층의 측벽에 산화막이 잔류되도록 하는 것을 특징으로 하는 트렌치 소자분리 방법.
- 제10항 및 제13항에 있어서, 상기 (e) 단계 후에,상기 가산화층의 측벽에 잔류하는 산화막을 제거하는 단계를 더 구비하는 것을 특징으로 하는 트렌치 소자분리 방법.
- 제10항에 있어서, 상기 (d) 단계에서,상기 반도체기판의 표면 및 가산화층의 측벽에 형성된 산화막을 모두 제거하는 것을 특징으로 하는 트렌치 소자분리 방법.
- 제10항에 있어서, 상기 (c) 단계에서,상기 산화막은 500 ∼ 2,000Å의 두께로 형성하는 것을 특징으로 하는 트렌치 소자분리 방법.상기 언더컷은 100 ∼ 700Å의 길이로 형성하는 것을 특징으로 하는 트렌치 소자분리 방법.
- 제10항에 있어서, 상기 (f) 단계에서,상기 산화막은 100 ∼ 500Å의 두께로 형성하는 것을 특징으로 하는 트렌치 소자분리 방법.
- 제10항에 있어서, 상기 (g) 단계에서 상기 트렌치를 절연물질로 매립후, 평탄화하기 전에,반도체기판을 고온에서 열처리함으로써 상기 절연물질을 치밀화하는 단계를 부가하는 것을 특징으로 하는 트렌치 소자분리 방법.
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