KR101107228B1 - 반도체 소자의 소자분리막 형성 방법 - Google Patents
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Abstract
본 발명은 STI(shallow trench isolation)형 소자분리막 형성 방법에 관한 것으로, 구체적으로 STI 공정을 이용한 소자분리막 형성 공정 시에 패드 질화막 상부에 비정질실리콘층을 증착하고, 식각하여 ISO(isolation) 패턴과 트렌치를 형성한 다음, 상기 ISO 패턴 상부 및 트렌치 표면에 산화막을 형성시키기 위하여 기판 전면에 대한 산소 주입 공정(O2 implantation)을 수행하여 소자분리막을 활성 영역(active region)까지 넓게 형성함으로써, 후속 습식 세정 공정 시에 소자분리막 경계면의 과도한 티닝(thinning)으로 모트(moat)가 발생되는 것을 방지할 수 있는 반도체 소자의 STI형 소자분리막 형성 방법에 관한 것이다.
Description
도 1a 내지 도 1e는 종래 방법에 따른 소자분리막 형성 방법을 도시한 단면도.
도 2a 내지 도 2i는 본 발명에 따른 소자분리막 형성 방법을 도시한 단면도.
< 도면의 주요 부분에 대한 간단한 설명 >
1, 21 : 반도체 기판 3, 23 : 패드 산화막
5, 25 : 패드 질화막 7, 29 : 포토레지스트 층
10, 30 : 트렌치(trench) 11, 37 ; 필드 산화막
13, 39 : 소자분리막의 경계 27 : 비정질실리콘층
31 : 패드 질화막의 측면 제거 33 : 산소 주입 공정
35 : 산화막
본 발명은 STI(shallow trench isolation)형 소자분리막 형성 방법에 관한 것으로, 구체적으로 STI 공정을 이용한 소자분리막 형성 공정 시에 패드 질화막 상 부에 비정질실리콘층을 증착하고, 식각하여 ISO(isolation) 패턴과 트렌치를 형성한 다음, 상기 ISO 패턴 상부 및 트렌치 표면에 산화막을 형성시키기 위하여 기판 전면에 대한 산소 주입 공정(O2 implantation)을 수행하여 소자분리막을 활성 영역(active region)까지 넓게 형성함으로써, 후속 습식 세정 공정 시에 소자분리막 경계면의 과도한 티닝(thinning)으로 모트(moat)가 발생되는 것을 방지할 수 있는 반도체 소자의 STI형 소자분리막 형성 방법에 관한 것이다.
최근 반도체 장치의 제조 기술의 발달과 메모리 소자의 응용 분야가 확장되어 감에 따라 대용량의 메모리 소자의 개발이 요구되고 있는데, 이러한 메모리 소자의 대용량화는 각 세대마다 2배로 진행하는 미세 공정 기술을 기본으로 한 메모리 셀 연구에 의해 추진되고 있다.
특히, 반도체 기판 상에 트랜지스터와 캐패시터 등을 형성하기 위해서는 전기적으로 통전이 가능한 활성 영역과 전기적으로 통전되는 것을 방지하기 위해 소자를 서로 분리하는 소자분리영역(isolation region)을 형성해야 하는데, 이때 상기 소자분리영역을 축소시키는 방법의 개발이 메모리 소자의 미세화 기술에 있어서 중요한 사항 중의 하나로 대두되고 있다.
상기 소자분리영역은 최근까지 로커스(local oxidation of silicon; LOCOS) 공정을 이용하여 형성하였다. 상기 로커스 공정이란, 반도체 기판 상에 패드 산화막과 패드 질화막을 형성하고, 식각 공정으로 상기 소정 부분의 패드 질화막을 제거하고 산화 공정을 수행함으로써, 상기 패드 산화막을 성장시켜 소자분리막을 형 성하는 공정이다.
이때, 상기 로커스 공정은 상기 패드 산화막과 질화막 사이에 버퍼 역할을 하는 폴리실리콘막 형성 공정과 필드 산화막을 성장시키는 PBL(poly buffered locos) 공정 등을 함께 사용한다.
하지만, 서브미크론(submicron) 이하로 줄어드는 대용량의 메모리 소자를 제조하기 위해 소자설계치수가 점점 미세화 되면서, 소자분리영역도 축소되었기 때문에, 상기 로커스 공정의 산화막 성장 시에 소자분리막 측면이 확산되는 버즈 비크(bird's beak) 현상이 발생되었다.
이러한 단점을 개선하기 위해 현재 개발된 공정이 STI 공정이다.
상기 STI 공정은 반도체 기판에 일정한 깊이를 갖는 트렌치를 형성한 후, 상기 트렌치 내부에 산화물질을 증착시키고 후속 CMP 공정을 수행하여 불필요한 산화막을 제거함으로써, 전기적으로 분리된 소자분리막을 형성하는 방법이다.
종래 STI 방법에 따라 소자분리막을 형성하는 방법을 도 1a 내지 도 1e에 도시한 도면을 참고하여 설명할 수 있다.
도 1a를 참조하면, 반도체 기판(1) 상부에 패드 산화막(3) 및 ISO 마스크 층인 패드 질화막(5) 및 포토레지스트층(7)을 순차적으로 형성한다.
상기 도 1a에서 적층된 층의 전면에 대하여 소자분리 마스크를 이용한 포토/식각(etching) 공정을 수행하여 도 1b에 도시한 바와 같은 ISO 패턴 및 트렌치(10)를 형성한다.
상기 도 1b의 트렌치(10)를 포함하는 전면에 산화막(미도시)을 형성한 후, 상기 패드 질화막(5)을 식각 정지막으로 하는 연마(chemical mechanical polishing; 이하 "CMP"라 칭함) 공정 또는 에치백(etch-back) 공정에 의한 평탄화 공정을 수행하여 도 1c에 도시한 바와 같은 필드 산화막(11)을 형성한다.
상기 도 1c의 평탄화된 필드 산화막(11)을 식각 마스크로 ISO 패턴을 제거하는 선택적 식각 공정을 수행하여 도 1d에 도시한 바와 같이 소자분리막을 형성한다.
그 다음, 상기 도 1d의 소자분리막이 형성된 반도체 기판(1)에 잔존하는 패드 질화막(5) 등을 제거하기 위한 후속 패드 질화막 스트립(strip) 공정과 반도체 기판(1)의 스트레스를 완화시켜 주기 위한 추가 습식 식각(wet etch) 공정을 수행한다.
이때, 상기와 같은 STI 방법은 트렌치 형성 공정을 수행하는 동안 기판의 상부 측면(top corner)과 하부 측면(bottom corner)에 스트레스(stress)가 집중되어 소자 특성이 저하되므로, 상기 필드 산화막을 이용한 후속 갭 필(gap-fill)공정을 안정하게 수행하는 것이 어렵다.
그 뿐 아니라, 상기 필드 산화막을 평탄화하는 CMP 공정 수행 시에 연마 마진(margin)을 고려하여 활성 영역 상부에 필드 산화막이 남도록 CMP 수행 시간을 조절해야 하기 때문에, 균일성(uniformity)을 가지는 공정을 수행할 수 없다.
즉, CMP 시간을 잘못 설정하여 불충분한 식각(underetch)이 수행되는 경우, 식각 공정을 한 번 더 수행해야 하는 과도 식각(overetch) 공정을 적용해야 한다. 하지만, 상기 과도 식각을 수행하는 경우, 상기 필드 산화막의 증착 기울기(slope) 와 평탄화(planarization; 이하"PL"이라 칭함) 마스크의 인접한 부분의 경계에 생기는 마이크로 트렌치 모양이 활성 영역까지 파고 들어가 활성 영역에 손상(damage)을 가져오므로, 후속 습식 식각 공정 단계에서 필드 산화막의 양측 모서리 부분이 과도하게 제거되는 티닝(thinning)이 발생된다. 이에 따라, 도 1e에 도시한 바와 같이 소자분리막의 경계면(13)에 모트(moat)가 발생되어, 이로 인한 험프(hump) 특성으로 소자의 특성이 열화된다.
이에 본 발명자들은 활발한 연구 결과 고가의 장비 개발 없이도 상기한 종래의 문제점들을 극복할 수 있는 새로운 개념의 방법을 개발하여 본 발명을 완성하였다.
본 발명은 STI 공정에 의한 소자분리막 형성 시에, 트렌치 및 패드 질화막 상부에 산화막을 형성시킨 후, 필드 산화막을 매립함으로써, 활성영역까지 넓게 형성된 소자분리막을 형성하는 방법을 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위하여 본 발명에서는,
(a) 실리콘 기판 상부에 패드 산화막 및 패드 질화막을 순차적으로 형성하는 단계;
(b) 상기 패드 질화막 상부에 비정질실리콘층을 형성하는 단계;
(c) 상기 패드 산화막, 패드 질화막 및 비정질실리콘층에 대한 포토/식각 공정을 수행하여 ISO 패턴 및 트렌치를 형성하는 단계;
(d) 선택적 습식 식각 공정으로 상기 비정질실리콘층 하부의 패드 질화막의 측면을 제거하는 단계;
(e) 상기 트렌치를 포함하는 전면에 대한 산소 주입 공정(O2 implantation)을 수행함으로써, 상기 ISO 패턴 상부와 트렌치 표면에 산화막을 형성하는 단계;
(f) 상기 산화막이 형성된 ISO 패턴 및 트렌치 전면에 필드 산화막을 형성하여 트렌치를 매립하는 단계;
(g) 상기 패드 질화막이 노출될 때까지 상기 필드 산화막에 대한 연마 공정을 수행하여 필드 산화막을 평탄화 시키는 단계; 및
(h) 상기 반도체 기판을 식각 정지막으로 선택적 식각 공정으로 상기 패드 산화막 및 패드 질화막을 제거하여 소자분리막을 형성하는 단계를 포함하는 반도체 소자의 STI형 소자분리막 형성 방법을 제공한다.
이때, 상기 소자분리막이 형성 단계 후에, 반도체 기판에 잔존하는 패드 질화막을 제거하기 위하여 후속 패드 질화막 스트립 공정과 반도체 기판의 스트레스를 완화시켜 주기 위한 습식 식각 공정 단계를 더 수행할 수 있다.
이하, 첨부 도면을 이용하여 본 발명을 상세히 설명한다.
도 2a를 참조하면, 반도체 기판(21) 상부에 패드 산화막(23), ISO 마스크 층인 패드 질화막(25), 비정질실리콘층(27) 및 포토레지스트층(29)을 순차적으로 형성한다.
이때, 상기 패드 산화막(23)은 열산화(thermal oxidation) 공정을 이용하여 50∼200Å의 두께로 형성하고, 상기 패드 질화막(25)은 1000∼2000Å 두께로 형성하며, 상기 포토레지스트층(29)은 3000∼10000Å 두께로 형성한다.
상기 비정질실리콘층은 SiH4, Si2H6 또는 SiH2Cl2 가스를 하나 이상 사용하여, 400∼600℃의 온도에서 저압 화학기상 증착법(low pressure chemical vapor deposition; LP-CVD)을 이용하여 50∼200Å 두께로 형성한다.
상기 도 2a에서 형성된 층 전면에 대해 소자분리마스크를 이용한 포토/식각 공정을 수행하여 반도체 기판(1)을 노출시키는 포토레지스트 패턴(미도시)을 형성하고, 상기 포토레지스트 패턴을 식각 마스크로 패드 산화막(23), 패드 질화막(25) 및 비정질실리콘층(27)에 대한 건식 식각 공정을 수행하여 2b에 도시한 바와 같이 ISO 패턴과 트렌치(30)를 형성한다.
상기 건식 식각 공정은 15∼45mT 압력 및 430∼700Ws - 100∼400Wb 파워 조건 하에서 N2 5∼10sccm, HBr 100∼150sccm, Cl2 35∼70sccm 및 O2 0∼10sccm 가스를 단독 또는 혼합한 식각 가스로 수행된다.
이때, 상기 트렌치의 깊이(depth) 및 기울기(slope)는 가해지는 식각 가스 유량에 따라 원하는 크기로 형성할 수 있는데, 바람직하게는 HBr 100∼150sccm 및 Cl2 35∼70 sccm 혼합 가스를 이용하여 깊이 2500∼4000Å, ISO 패턴 기준으로 70∼90° 기울기를 가진다.
상기 트렌치(30)를 형성한 다음, 트렌치의 손상된 측벽 및 하부를 보완하기 위하여 후속 챔버 처리(after treatment chamber; ATC) 공정을 더 수행할 수도 있 다.
상기 도 2b에서 형성된 ISO 패턴 및 트렌치(30) 구조에 대한 습식 세정 공정을 수행하여 도 2c에 도시한 바와 같이 상기 비정질실리콘층 하부의 패드 질화막(25)의 측면이 제거(31)된 ISO 패턴을 형성한다.
상기 습식 공정은 기판을 인산(H3PO4)을 이용하여 패드 질화막(25)의 측면만 10∼100nm 정도 제거하는 것이 바람직한데, 패드 질화막 상부에 비정질실리콘층을 형성하기 때문에, 패드 질화막의 측면만 제거하는 것이 가능하다.
그 다음, 상기 도 2c의 결과물 전면에 대한 도 2d의 산소 주입 공정(33)으로 도 2e에 도시한 바와 같이 트렌치(30) 표면과 비정질실리콘층(27)에 대한 산화 공정을 수행하여, 산화막(35)을 형성한다.
이때, 상기 산소 주입 공정(33)은 0∼30℃ 및 60∼130Kev의 조건에서 Rp, Dose = 1E10∼1E16 (atoms/cm2) 의 양으로 수행된다.
상기 도 2e의 산화막(35)을 포함하는 결과물 전면에 대해 도 2f에 도시한 바와 같이 트렌치를 매립하는 필드 산화막(37)을 형성한다.
상기 필드 산화막 형성 공정은 일반적인 갭 필 공정 조건에 따라 HDP(high density plasma) 산화막을 이용하여 보이드(void)가 형성되지 않도록 수행한다.
상기 필드 산화막의 두께는 후속 연마 공정의 마진(margin)을 고려하여 비정질 실리콘 산화막(35) 상부로부터 4000∼6000Å 두께로 형성한다.
이와 같은 본 발명의 방법에 따라 필드 산화막을 형성하면, 도 2g에 도시한 바와 같이 트렌치 표면에 형성된 산화막(35)과 비정질실리콘층이 산화된 산화막(35)이 필드 산화막(37)과 융화되어 하나의 형태를 가지게 되므로, 필드 산화막(37)이 활성 영역까지 넓게 형성된다.
또한, 본 발명에서는 상기 필드 산화막을 형성하기 전에 패드 질화막 상부에 비정질실리콘층을 형성하기 때문에, 추후 형성되는 필드 산화막을 높게 형성할 수 있어 후속 이온 주입 공정 즉, N-well을 위한 N+ 또는 P-well을 위한 P+ 주입 공정 시에 필요한 스페이싱(spacing) 특성을 향상시킬 수 있다.
상기 도 2g에서 활성 영역까지 넓게 형성된 필드 산화막(37)에 대하여 패드 질화막(25)을 식각 정지막으로 CMP 공정 또는 에치백 공정을 수행하여, 도 2h에 도시한 바와 같이 필드 산화막(37) 상부를 평탄화시킨다.
그 다음, 상기 반도체 기판(21)이 노출될 때까지 상기 소자분리막을 식각 마스크로 선택적 건식 식각 공정을 수행하여 상기 패드 질화막(25) 및 패드 산화막(23)을 제거하면, 도 2i에 도시한 바와 같은 완전히 소자분리막이 형성된다.
이 후, 상기 도 2i의 소자분리막이 형성된 반도체 기판에 대해 잔존하는 패드 질화막 등을 제거하기 위하여 인산을 이용한 추가 습식 세정 공정을 수행하면, 도 2j에 도시한 바와 같은 형태의 소자분리막을 얻을 수 있다.
즉, 상기 도 2j에 도시한 바와 같이 본 발명에 의해 얻어지는 소자분리막은 활성 영역까지 넓게 형성되어 있기 때문에 소자분리막의 경계면(39)의 양측 모서리가 과도하게 티닝 되어도, 소자분리막 경계면에 모트가 발생되지 않아 험프 특성을 예방할 수 있으므로, 반도체 소자의 문턱전류(threshold) 등 전기적인 특성 열화를 방지할 수 있어 안정한 소자를 제조할 수 있다.
이상에서 살펴본 바와 같이, 본 발명의 방법에서는 트렌치 및 패드 질화막 상부에 산화막을 형성한 다음, 필드 산화막을 매립하여 소자분리막을 활성 영역까지 넓게 형성함으로써, 후속 세정 공정 시에 소자분리막의 경계면에서 모트(moat)가 발생되지 않아 험프 특성을 예방할 수 있으므로, 반도체 소자의 열화를 방지할 수 있다.
그 뿐 아니라, 상기 필드 산화막을 형성하기 전에 패드 질화막 상부에 비정질실리콘층을 형성하고 있기 때문에, 추후 형성되는 필드 산화막이 높게 형성되어 후속 이온 주입 공정 즉, N-well을 위한 N+ 또는 P-well을 위한 P+ 주입 공정 시에 필요한 스페이싱(spacing) 특성을 향상시킬 수 있다.
Claims (14)
- (a) 반도체 기판 상부에 패드 산화막 및 패드 질화막을 순차적으로 형성하는 단계;(b) 상기 패드 질화막 상부에 비정질실리콘층을 형성하는 단계;(c) 상기 패드 산화막, 패드 질화막 및 비정질실리콘층에 대한 포토/식각 공정을 수행하여 ISO(isolation) 패턴 및 트렌치를 형성하는 단계;(d) 선택적 습식 식각 공정으로 상기 비정질실리콘층 하부의 패드 질화막 측면만을 제거하는 단계;(e) 상기 트렌치를 포함하는 전면에 대한 산소 주입 공정(O2 implantation)을 수행함으로써, 상기 ISO 패턴 상부와 트렌치 표면에 산화막을 형성하는 단계;(f) 상기 산화막이 형성된 ISO 패턴 및 트렌치 전면에 대한 필드 산화막을 형성하여 트렌치를 매립하는 단계;(g) 상기 패드 질화막이 노출될 때까지 상기 필드 산화막에 대한 연마 공정을 수행하여 필드 산화막을 평탄화 시키는 단계;(h) 상기 반도체 기판을 식각 정지막으로 선택적 식각 공정으로 상기 패드 산화막 및 패드 질화막을 제거하여 소자분리막을 형성하는 단계; 및,상기 소자분리막 형성 단계 후, 패드 질화막 스트립 공정 및 습식 식각 공정단계를 포함하는 반도체 소자의 소자분리막 형성 방법.
- 삭제
- 제 1 항에 있어서,상기 패드 산화막은 열산화 공정을 이용하여 50∼200Å의 두께로 형성되는 것을 특징으로 하는 반도체 소자의 소자분리막 형성 방법.
- 제 1 항에 있어서,상기 패드 질화막은 1000∼2000Å 두께로 형성되는 것을 특징으로 하는 반도체 소자의 소자분리막 형성 방법.
- 제 1 항에 있어서,상기 비정질실리콘층은 SiH4, Si2H6 및 SiH2Cl2 로 이루어진 군으로부터 선택된 하나 이상의 식각 가스를 이용하여 형성되는 것을 특징으로 하는 반도체 소자의 소자분리막 형성 방법.
- 제 5 항에 있어서,상기 비정질실리콘층은 400∼600℃의 온도에서 저압화학기상증착법(LP-CVD)으로 형성되는 것을 특징으로 하는 반도체 소자의 소자분리막 형성 방법.
- 제 6 항에 있어서,상기 비정질실리콘층은 50∼200Å두께인 것을 특징으로 하는 반도체 소자의 소자분리막 형성 방법.
- 제 1 항에 있어서,상기 (c) 단계의 트렌치 형성을 위한 건식 식각 공정은 15∼45mT 압력 및 430∼700Ws - 100∼400Wb 파워 조건 하에서 N2 5∼10sccm, HBr 100∼150sccm, Cl2 35∼70sccm 및 O2 0∼10sccm 가스를 단독 또는 혼합한 식각 가스로 수행되는 것을 특징으로 하는 반도체 소자의 소자분리막 형성 방법.
- 제 1 항에 있어서,상기 트렌치는 깊이 2500∼4000Å 및 ISO 패턴 기준으로 70∼90° 기울기를 가지는 것을 특징으로 하는 반도체 소자의 소자분리막 형성 방법.
- 제 1 항에 있어서,상기 (d) 단계의 습식 세정 공정은 인산(H3PO4)을 이용하여 수행되는 것을 특징으로 하는 반도체 소자의 소자분리막 형성 방법.
- 제 10 항에 있어서,상기 습식 세정 공정으로 패드 질화막의 측면이 10∼100nm 두께로 제거되는 것을 특징으로 하는 반도체 소자의 소자분리막 형성 방법.
- 제 1 항에 있어서,상기 (e) 단계의 산소 주입 공정은 0∼30℃ 및 60∼130Kev의 조건에서 Rp, Dose = 1E10∼1E16 (atoms/cm2)으로 수행되는 것을 특징으로 하는 반도체 소자의 소자분리막 형성 방법.
- 제 1 항에 있어서,상기 필드 산화막은 HDP(high density plasma) 산화막을 이용하여 ISO 패턴 상부로부터 4000∼6000Å 두께로 형성되는 것을 특징으로 하는 반도체 소자의 소자분리막 형성 방법.
- 반도체 기판 상부에 패드 산화막, 패드 질화막 및 비정질실리콘층을 순차적으로 형성하는 단계;상기 패드 산화막, 패드 질화막 및 비정질실리콘층을 식각 마스크로 하여 트렌치를 형성하는 단계;산소 이온 주입을 통해 상기 비정질실리콘층 및 트렌치 표면을 산화시키는 단계;상기 패드 산화막이 형성된 트렌치에 대한 필드 산화막을 형성하여 트렌치를 매립하는 단계;상기 패드 질화막이 노출될 때까지 상기 필드 산화막에 대한 연마 공정을 수행하여 필드 산화막을 평탄화 시키는 단계; 및,상기 패드 산화막 및 패드 질화막을 제거하여 소자분리막을 형성하는 단계를 포함하는 반도체 소자의 소자분리막 형성 방법.
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