KR100972681B1 - 플래시 메모리 소자의 소자 분리막 형성 방법 - Google Patents

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Abstract

본 발명은 플래시 메모리 소자의 소자 분리막 형성 방법에 관한 것으로, PSZ 계열의 물질을 사용하여 소자 분리막을 형성하는 경우, PSZ막 증착 전 트렌치에 라이너 형태로 질화막을 증착한 후 식각 비를 이용한 식각 공정을 통해 플로팅 게이트용 도전막의 상부 측벽에 산화막이 잔류하는 것을 방지함으로써, 후속한 유전체막 증착 후 유전체막 두께가 증가하는 현상을 제거하여 플로팅 게이트와 유전체막과의 접촉 면적을 증가시키고, 이를 통해 플로팅 게이트와 컨트롤 게이트 간 커플링 비(Coupling Ratio)를 향상시킬 수 있는 플래시 메모리 소자의 제조 방법에 관한 것이다.
소자 분리막, 커플링 비, PSZ막, 질화막, 갭 필

Description

플래시 메모리 소자의 소자 분리막 형성 방법{Method of forming an isolation layer in flash memory device}
도 1a 내지 도 1h는 본 발명의 일 실시예에 따른 플래시 메모리 소자의 소자 분리막 형성 방법을 설명하기 위한 공정단면도이다.
<도면의 주요부분에 대한 부호의 설명>
100 : 반도체 기판 102 : 터널 절연막
104 : 제1 도전막 104a : 플로팅 게이트
106 : 버퍼 절연막 108 : 제1 절연막
110 : 하드 마스크막 112 : 트렌치
114 : 측벽 절연막 116 : 제2 절연막
118 : 제3 절연막 120 : 소자 분리막
122 : 유전체막 124 : 컨트롤 게이트
본 발명은 플래시 메모리 소자의 소자 분리막 형성 방법에 관한 것으로, 특히, 유전체막 두께가 증가하는 현상을 제거하여 플로팅 게이트와 컨트롤 게이트 간에 커플링 비(Coupling Ratio)를 향상시킬 수 있는 플래시 메모리 소자의 소자 분리막 형성 방법에 관한 것이다.
유전체막의 두께는 플래시 메모리의 커플링 비(Coupling Ratio)를 결정하는데 중요한 역할을 한다. 그러나 소자가 고집적화되어 감에 따라 유전체막의 두께는 점차 줄어드는 추세이다. 또한, 트렌치의 임계 치수(Critical Dimension; CD)가 감소하여 기존에 사용하였던 고밀도 플라즈마(High Density Plasma; HDP) 산화막으로는 보이드(void) 없이 트렌치를 완전히 갭필(gap-fill)하여 소자 분리막을 형성하기가 더욱더 어려워지고 있다. 이러한 문제를 해결하기 위해 보이드 없이 트렌치를 갭필하기 위해 사용되는 물질에 대한 연구가 활발히 진행되고 있다.
상기 문제를 해결하기 위한 방법 중에 SOD(Spin on Dielectric) 물질 중 하나인 PSZ(polysilazane)를 이용하여 트렌치를 완전히 갭필하는 방법이 있다. PSZ 물질은 점도가 낮아 물처럼 흐르는 성질을 가지기 때문에 트렌치를 완전히 갭필할 수 있다. 그러나, PSZ 물질은 내부에 불순물과 수분이 많이 함유되어 있어 터널 절연막과 인접하게 형성될 경우 터널 절연막이 열화된다. 따라서, 트렌치 표면에 HDP 산화막을 라이너(liner) 형태로 형성하여 터널 절연막이 PSZ 물질 내부에 함유되어 있는 불순물로 인해 오염되는 것을 방지할 수 있다.
하지만, PSZ막 하부에 HDP 산화막을 형성할 경우, HDP 산화막이 PSZ 물질에 비해 식각 비(etch rate)가 낮기 때문에 소자 분리막의 유효 산화막 높 이(Effective Field oxide Height; EFH)를 확보하기 위한 식각 공정 시 도전막의 측벽에 형성된 HDP 산화막이 제대로 제거되지 않고 잔류하게 된다. 이렇게, 도전막의 측벽에 잔류된 HDP 산화막에 의해 후속한 유전체막 증착 공정 시 플로팅 게이트와 유전체막의 접촉 면적이 줄어들어 커플링 비가 감소한다. 이는 프로그램 속도(Program Speed)를 저하시키는 결과를 가져온다.
한편, 도전막의 측벽에 잔류되는 HDP 산화막을 제거하기 위해 습식 식각 공정을 추가로 실시하게 되면, 소자 분리막의 EFH가 더 낮아지게 되고, 터널 절연막은 어택(attack)을 받아 소자가 열화됨에 따라 소자의 신뢰성을 저하시킨다.
본 발명은 플로팅 게이트용 도전막의 측벽에 산화막이 잔류하는 것을 방지하여 플로팅 게이트용 도전막과 유전체막과의 접촉 면적을 증가시킴으로써, 플로팅 게이트와 컨트롤 게이트 간 커플링 비(Coupling Ratio)를 향상시킬 수 있는 플래시 메모리 소자의 소자 분리막 형성 방법을 제공함에 있다.
본 발명의 일 실시예에 따른 플래시 메모리 소자의 소자 분리막 형성 방법은, 활성 영역에는 터널 절연막, 도전막 및 제1 절연막이 형성되고, 소자 분리 영역에는 트렌치가 형성된 반도체 기판이 제공된다. 트렌치를 포함한 상기 반도체 기판의 표면에 측벽 절연막을 형성한다. 측벽 절연막 상에 라이너 형태의 제2 절연막을 형성한다. 트렌치가 채워지도록 제2 절연막 상부에 제3 절연막을 형성한다. 제1 절연막을 제거하되, 제3 절연막의 상부 및 제2 절연막의 상부가 함께 식각되어 제3 절연막 및 측벽 절연막의 상부가 돌출된 형태로 잔류한다. 제3 절연막 및 측벽 절연막의 돌출부가 제거되어 도전막의 상부 측벽이 노출되도록 식각 공정을 실시한다.
상기에서, 측벽 절연막은 래디컬 방식의 산화 공정으로 20Å 내지 100Å의 두께로 형성한다. 제2 절연막은 질화막으로 형성하며, 50Å 내지 300Å의 두께로 형성한다.
제3 절연막은 스핀 코팅(spin coating) 방식을 이용한 PSZ막으로 형성하며, 350℃ 내지 400℃의 온도에서 3000Å 내지 6000Å의 두께로 형성한다. 제3 절연막을 형성한 후, 제3 절연막을 치밀화시키기 위해 제1 큐어링 공정을 실시하는 단계를 더 포함한다.
제1 큐어링 공정은 c-WVG(Catalythic Water Vapor Generator) 방법을 이용하여 300℃ 내지 500℃의 온도에서 실시한다. 제3 절연막을 형성한 후, 화학적 기계적 연마(Chemical Mechanical Polishing) 공정을 실시하여 측벽 절연막과 제2 및 제3 절연막을 식각하는 단계, 및 제3 절연막에 대해 제2 및 제3 큐어링 공정을 실시하는 단계를 더 포함한다. 제2 큐어링 공정은 c-WVG 방법을 이용하여 550℃ 내지 700℃의 온도에서 실시하고, 제3 큐어링 공정은 N2 가스 분위기의 850℃ 내지 1000℃의 온도에서 실시한다.
제1 절연막은 습식 식각 공정으로 제거하며, BOE(Buffer Oxide Etchant)와 H3PO4를 혼합한 혼합 용액을 이용하여 제거한다. 제3 절연막 및 측벽 절연막의 돌출 부는 BOE를 이용하여 제거한다. 돌출된 형태의 측벽 절연막 제거 공정을 실시한 후 세정 공정을 실시하는 단계를 더 포함한다. 세정 공정 시 제3 절연막이 제거되어 소자 분리막의 EFH를 조절한다. 세정 공정은 H20:HF가 100:1 내지 500:1의 비율로 혼합된 HF 용액을 이용한다.
이하, 첨부된 도면들을 참조하여 본 발명의 실시예를 보다 상세히 설명한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안되며, 당업계에서 보편적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것으로 해석되는 것이 바람직하다.
도 1a 내지 도 1h는 본 발명의 일 실시예에 따른 플래시 메모리 소자의 소자 분리막 형성 방법을 설명하기 위한 공정단면도로서, 셀 영역에만 국한하여 본 발명을 설명하고 있으나, 이는 주변 영역에도 동일한 공정 단계가 이루어질 수 있다.
도 1a를 참조하면, 활성 영역에는 터널 절연막(102), 플로팅 게이트용 제1 도전막(104), 버퍼 절연막(106) 및 제1 절연막(108)이 순차적으로 형성되고, 소자 분리 영역에는 트렌치(112)가 형성된 반도체 기판(100)이 제공된다. 이때, 터널 절연막(102)은 실리콘 산화막(SiO2)으로 형성될 수 있으며, 이 경우, 산화(Oxidation) 공정을 이용하여 형성될 수 있다. 바람직하게, 터널 절연막(102)은 습식 산화(wet oxidation) 공정을 이용하여 70Å 내지 80Å 두께로 형성되며, 후속 공정인 N2O 또 는 NO 가스 분위기에서 실시하는 열처리 공정을 통해 터널 절연막(102) 내에 질소(N)를 혼합(incorporation)시켜 트랩 밀도(trap density)를 줄이고 신뢰성을 향상시킬 수 있다. 제1 도전막(104)은 플래시 메모리 소자의 플로팅 게이트로 사용하기 위하여 형성하는 것으로, 폴리실리콘막, 금속막 및 이들의 적층막으로 형성될 수 있으며, 바람직하게, 도프트 폴리실리콘막(doped polysilicon)으로 형성될 수 있다. 더욱 바람직하게, 제1 도전막(104)은 터널 절연막(102)과 플로팅 게이트 간 계면에서의 인(P) 농도를 낮추기 위해 언도프트 폴리실리콘막(undoped polysilicon)과 도프트 폴리실리콘막(doped polysilicon)의 적층 구조로 형성하되, 500℃ 내지 550℃의 온도에서 300Å 내지 1500Å의 두께로 형성된다.
그리고, 버퍼 절연막(106)은 실리콘 산화막(SiO2)으로 형성될 수 있다. 제1 절연막(108)은 후속한 소자 분리막 형성을 위한 CMP 공정에서 연마 정지막으로 사용하기 위하여 질화막 계열의 물질로 형성되며, LPCVD 방법을 이용하여 300Å 내지 1000Å의 두께로 형성된다. 제1 절연막(108) 상에는 하드 마스크막(110)이 더 형성될 수 있다. 버퍼 절연막(106) 및 하드 마스크막(110)은 LPCVD 방법을 이용한 산화막으로 각각 30Å 내지 100Å의 두께, 100Å 내지 400Å의 두께로 형성된다.
또한, 트렌치(112)는 마스크(미도시)를 이용한 식각 공정으로 하드 마스크막(110), 제1 절연막(108), 버퍼 절연막(106), 제1 도전막(104) 및 터널 절연막(102)의 소자 분리 영역이 순차적으로 식각된 후 노출된 반도체 기판(100)의 소자 분리 영역이 소정 깊이만큼 식각되어 형성된다.
도 1b를 참조하면, 트렌치(112)를 포함한 반도체 기판(100) 표면에 측벽 절연막(114)을 형성한다. 이때, 측벽 절연막(114)은 래디컬(radical) 방식의 산화 공정을 이용하여 터널 절연막(102) 양끝에서 발생하는 스마일링(smiling) 현상을 최소화하면서 트렌치(112) 형성 공정 시 발생하는 트렌치(112) 데미지(damage)를 보상하기 위해 20Å 내지 100Å의 두께로 형성한다.
도 1c를 참조하면, 측벽 절연막(114) 상부에 제2 절연막(116)을 라이너(liner) 형태로 형성한다. 이때, 제2 절연막(116)은 후속한 소자 분리용 질화막인 제1 절연막(108)을 식각하는 과정에서 함께 식각되도록 질화막으로 형성하며, LPCVD 방법을 이용하여 50Å 내지 300Å의 두께로 형성한다.
이렇게, 제2 절연막(116)을 질화막으로 형성함으로써, 후속한 식각 비를 이용한 식각 공정으로 제1 도전막(104)의 측벽에 절연막이 잔류되는 것을 방지할 수 있을 뿐만 아니라 후속한 PSZ(polysilazane)막 형성 공정 시 터널 절연막(102)과 불순물 및 수분을 많이 포함하는 PSZ막과의 접촉을 억제할 수 있어 불순물로 인해 터널 절연막(102)이 오염되는 것을 방지할 수 있다.
도 1d를 참조하면, 트렌치(112)가 채워지도록 제2 절연막(116) 상부에 제3 절연막(118)을 형성한다. 이때, 제3 절연막(118)은 350℃ 내지 400℃의 온도에서 스핀 코팅(spin coating) 방식을 이용하여 PSZ막으로 형성하며, 3000Å 내지 6000Å의 두께로 형성한다.
이후, PSZ막은 불순물 및 수분을 많이 포함하고 있기 때문에 이를 제거하고 식각 비(etch rate)를 높이기 위해 PSZ막 형성 공정 후 제1 큐어링(Curing) 공정을 실시한다. 이때, 제1 큐어링 공정은 c-WVG(Catalythic Water Vapor Generator) 방식을 이용하여 300℃ 내지 500℃의 온도에서 실시한다.
그런 다음, 제1 절연막(108)의 상부가 노출될 때까지 화학적 기계적 연마(Chemical Mechanical Polishing; CMP) 공정을 실시하여 제3 절연막(118), 제2 절연막(116) 및 측벽 절연막(114)의 일부를 제거하여 평탄화한다. 이로써, 트렌치(112) 내부에 측벽 절연막(114), 제2 절연막(116) 및 제3 절연막(118)으로 이루어진 소자 분리막(120)이 형성된다.
이어서, PSZ막을 치밀화시키고 HDP 산화막에 비해 식각 비가 높아지도록 제어하기 위해 제2 큐어링 공정과 제3 큐어링 공정을 순차적으로 실시한다. 여기서, 제2 큐어링 공정은 c-WVG 방법을 이용하여 550℃ 내지 700℃의 온도에서 실시하고, 제3 큐어링 공정은 N2 가스 분위기의 850℃ 내지 1000℃의 온도에서 실시한다. 상기의 조건으로 제1, 제2 및 제3 큐어링 공정을 실시함으로써 터널 절연막(102)의 양끝에서 스마일링 현상이 발생하는 것을 억제할 수 있다.
도 1e를 참조하면, 습식 식각 공정으로 제1 절연막(108)을 제거한다. 여기서, 제1 절연막(108)은 BOE(Buffer Oxide Etchant)와 H3PO4를 혼합한 혼합 용액을 이용하여 제거한다. 이때, 제1 절연막(108) 제거 공정 시 제2 절연막(116)과 제3 절연막(118)은 일부 제거되며, 제2 절연막(116)이 일부 제거되어 제3 절연막(118)의 외벽 일부가 노출됨에 따라 제3 절연막(118)의 상부가 돌출된다. 한편, 측벽 절연막(114)은 식각 비 차이로 인하여 제거되지 않고 돌출된 형태(A)로 잔류하게 된 다.
도 1f를 참조하면, 습식 식각 공정으로 버퍼 절연막(106)을 제거한다. 여기서, 버퍼 절연막(106)은 BOE(Buffer Oxide Etchant)를 이용하여 제거한다. 이때, 버퍼 절연막(106) 제거 공정 시 버퍼 절연막(106)과 식각 비가 유사한 측벽 절연막(114)과 제3 절연막(118)이 일부 제거된다. 이로써, 측벽 절연막(114)의 돌출부(A)가 제거되면서 제1 도전막(104)의 외벽 일부가 노출된다.
도 1g를 참조하면, 유전체막을 형성하기 전에 세정 공정을 실시하여 PSZ막인 제3 절연막(118)의 상부를 일부 제거하여 소자 분리막(120)의 EFH를 원하는 높이까지 제어하고, 측벽 절연막(114)을 일부 제거하여 제1 도전막(104)의 외벽을 더 노출시킨다. 이때, 세정 공정은 H20:HF가 100:1 내지 500:1의 비율로 혼합된 HF 용액을 이용한다. 이렇게, 질화막과 PSZ막 및 산화막의 식각 비 차이에 의해 제1 도전막(104)의 측벽에 돌출된 형태(A)로 잔류하는 측벽 절연막(114)을 제거하여 요(
Figure 112007035020034-pat00001
)자 형태의 EFH를 확보함으로써, 셀 간에 간섭(interference) 현상을 개선하고, 보존(retention) 특성을 개선할 수 있다.
도 1h를 참조하면, 제1 도전막(104)과 소자 분리막(120)을 포함한 반도체 기판(100) 상에 유전체막(122)과 컨트롤 게이트용 제2 도전막(미도시)을 형성한다. 이때, 유전체막(122)은 제1 산화막(122a), 질화막(122b) 및 제2 산화막(122c)의 Oxide-Nitride-Oxide의 ONO 적층 구조로 형성할 수 있다. 제2 도전막은 플래시 메모리 소자의 컨트롤 게이트로 사용하기 위하여 형성하는 것으로, 폴리실리콘막, 금 속막 및 이들의 적층막으로 형성할 수 있으며, 바람직하게 폴리실리콘막으로 형성한다.
이후, 통상적인 식각 공정으로 제2 도전막, 유전체막(122) 및 제1 도전막(104)을 패터닝하여, 제1 도전막(104)으로 이루어지는 플로팅 게이트(104a), 제2 도전막으로 이루어지는 컨트롤 게이트(124)를 형성한다. 이때, 터널 절연막(102), 플로팅 게이트(104a), 유전체막(122) 및 컨트롤 게이트(124)의 적층 구조를 갖는 게이트 패턴이 형성된다.
상기한 바와 같이, 제1 절연막(108) 제거 후 측벽 절연막(114)으로 인해 돌출부(A)를 갖는 소자 분리막(120)은 PSZ막인 제3 절연막(118) 하부에 질화막으로 이루어진 제2 절연막(116)을 형성함으로써, 후속한 식각 공정에서 PSZ막 및 산화막과 질화막의 식각 비에 의해 측벽 절연막(114)의 돌출부(A)만을 선택적으로 제거할 수 있다. 이로 인하여 유전체막(122) 증착 전 세정 공정 후 유전체막(122) 증착 시 플로팅 게이트(104a)와 유전체막(122)의 접촉 면적이 증가됨으로써, 플로팅 게이트(104a)와 컨트롤 게이트(124)간 커플링 비(Coupling Ratio)를 향상시킬 수 있다. 또한, 제3 절연막(118)인 PSZ막을 이용하여 트렌치(112)를 채움으로써 소자 분리막(120)의 갭필(gap-fill)이 용이하다.
더욱이, 세정 공정으로 요(
Figure 112007035020034-pat00002
)자 형태의 EFH를 원하는 높이까지 제어함으로써, 셀 간의 간섭 현상을 개선하여, 소자의 신뢰성을 향상시킬 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시 예에 따라 구체적으로 기술되었 으나, 상기한 실시 예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주지하여야 한다. 또한, 본 발명의 기술 분야에서 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
본 발명은 PSZ 계열의 물질을 사용하여 소자 분리막을 형성하는 경우, PSZ막 증착 전 트렌치에 라이너 형태로 질화막을 증착한 후 식각 비를 이용한 식각 공정을 통해 플로팅 게이트용 도전막의 측벽 상부에 산화막이 잔류하는 것을 방지할 수 있다.
본 발명은 플로팅 게이트용 도전막의 측벽 상부에 산화막이 잔류하는 것을 방지하여 후속한 유전체막 증착 시 유전체막 두께가 증가하는 현상을 제거함에 따라 이후에 형성될 플로팅 게이트와 유전체막의 접촉 면적을 증가시켜 플로팅 게이트와 컨트롤 게이트 간 커플링 비(Coupling Ratio)를 향상시킬 수 있다.
본 발명은 PSZ막을 이용하여 트렌치를 채움으로써 소자 분리막의 갭필(gap-fill)이 용이하다.
또한, 본 발명은 세정 공정으로 요(
Figure 112007035020034-pat00003
)자 형태의 EFH((Effective Field Height)를 원하는 높이까지 확보하고, 플로팅 게이트용 도전막의 측벽에 윙 스페이서(wing spacer) 형태의 프로파일을 확보함으로써 셀 간의 간섭(interference) 현상을 개선하고, 소자의 신뢰성을 향상시킬 수 있다.

Claims (17)

  1. 활성 영역에는 터널 절연막, 도전막 및 제1 절연막이 형성되고, 소자 분리 영역에는 트렌치가 형성된 반도체 기판이 제공되는 단계;
    상기 트렌치를 포함한 상기 반도체 기판의 표면에 측벽 절연막을 형성하는 단계;
    상기 측벽 절연막 상에 라이너 형태의 제2 절연막을 형성하는 단계;
    상기 트렌치가 채워지도록 상기 제2 절연막 상부에 제3 절연막을 형성하는 단계;
    상기 제1 절연막을 제거하되, 상기 제3 절연막의 상부 및 상기 제2 절연막의 상부가 함께 식각되어 상기 제3 절연막 및 상기 측벽 절연막의 상부가 돌출된 형태로 잔류하는 단계; 및
    상기 제3 절연막 및 상기 측벽 절연막의 돌출부가 제거되어 상기 도전막의 상부 측벽이 노출되도록 식각 공정을 실시하는 단계를 포함하는 플래시 메모리 소자의 소자 분리막 형성 방법.
  2. 제 1 항에 있어서,
    상기 측벽 절연막은 래디컬 방식의 산화 공정으로 20Å 내지 100Å의 두께로 형성하는 플래시 메모리 소자의 소자 분리막 형성 방법.
  3. 제 1 항에 있어서,
    상기 제2 절연막은 질화막으로 형성하는 플래시 메모리 소자의 소자 분리막 형성 방법.
  4. 제 1 항에 있어서,
    상기 제2 절연막은 50Å 내지 300Å의 두께로 형성하는 플래시 메모리 소자의 소자 분리막 형성 방법.
  5. 제 1 항에 있어서,
    상기 제3 절연막은 스핀 코팅(spin coating) 방식을 이용한 PSZ막으로 형성하는 플래시 메모리 소자의 소자 분리막 형성 방법.
  6. 제 1 항에 있어서,
    상기 제3 절연막은 350℃ 내지 400℃의 온도에서 3000Å 내지 6000Å의 두께로 형성하는 플래시 메모리 소자의 소자 분리막 형성 방법.
  7. 제 1 항에 있어서, 상기 제3 절연막을 형성한 후,
    상기 제3 절연막을 치밀화시키기 위해 제1 큐어링 공정을 실시하는 단계를 더 포함하는 플래시 메모리 소자의 소자 분리막 형성 방법.
  8. 제 7 항에 있어서,
    상기 제1 큐어링 공정은 c-WVG(Catalythic Water Vapor Generator) 방법을 이용하여 300℃ 내지 500℃의 온도에서 실시하는 플래시 메모리 소자의 소자 분리 막 형성 방법.
  9. 제 1 항에 있어서, 상기 제3 절연막을 형성한 후,
    화학적 기계적 연마(Chemical Mechanical Polishing) 공정을 실시하여 상기 측벽 절연막과 상기 제2 및 제3 절연막을 식각하는 단계; 및
    상기 제3 절연막에 대해 제2 및 제3 큐어링 공정을 실시하는 단계를 더 포함하는 플래시 메모리 소자의 소자 분리막 형성 방법.
  10. 제 9 항에 있어서,
    상기 제2 큐어링 공정은 c-WVG 방법을 이용하여 550℃ 내지 700℃의 온도에서 실시하는 플래시 메모리 소자의 소자 분리막 형성 방법.
  11. 제 9 항에 있어서,
    상기 제3 큐어링 공정은 N2 가스 분위기의 850℃ 내지 1000℃의 온도에서 실시하는 플래시 메모리 소자의 소자 분리막 형성 방법.
  12. 제 1 항에 있어서,
    상기 제1 절연막은 습식 식각 공정으로 제거하는 플래시 메모리 소자의 소자 분리막 형성 방법.
  13. 제 12 항에 있어서,
    상기 제1 절연막은 BOE(Buffer Oxide Etchant)와 H3PO4를 혼합한 혼합 용액을 이용하여 제거하는 플래시 메모리 소자의 소자 분리막 형성 방법.
  14. 제 1 항에 있어서,
    상기 제3 절연막 및 상기 측벽 절연막의 돌출부는 BOE를 이용하여 제거하는 플래시 메모리 소자의 소자 분리막 형성 방법.
  15. 제 1 항에 있어서,
    상기 돌출된 형태의 측벽 절연막 제거 공정을 실시한 후 세정 공정을 실시하는 단계를 더 포함하는 플래시 메모리 소자의 소자 분리막 형성 방법.
  16. 제 15 항에 있어서,
    상기 세정 공정 시 상기 제3 절연막이 제거되어 상기 소자 분리막의 EFH를 조절하는 플래시 메모리 소자의 소자 분리막 형성 방법.
  17. 제 15 항에 있어서,
    상기 세정 공정은 H20:HF가 100:1 내지 500:1의 비율로 혼합된 HF 용액을 이용하는 플래시 메모리 소자의 소자 분리막 형성 방법.
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