KR20090001001A - 반도체 소자의 소자 분리막 형성 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 소자 분리막 형성 방법에 관한 것으로, 특히 반도체 기판 상에 게이트 절연막, 도전막 및 하드 마스크를 형성한 후 트렌치 형성 전 셀 영역의 하드 마스크 두께가 주변회로 영역의 하드 마스크 두께보다 얇아지도록 식각 공정을 실시하고, 후속한 소자 분리막 형성 과정 중 절연막의 연마 공정 시 셀 영역의 하드 마스크가 노출되는 시점까지 연마를 실시함으로써, 셀 영역에 잔류된 하드 마스크의 두께를 낮추어 셀 영역 내 종횡비를 감소시킴에 따라 트렌치 갭 필 특성을 향상시킬 수 있다.
소자 분리막, 하드 마스크, 식각, 종횡비, 갭 필
Description
도 1a 내지 도 1j는 본 발명의 일 실시예에 따른 반도체 소자의 소자 분리막 형성 방법을 설명하기 위해 제조 순서대로 도시한 단면도들이다.
<도면의 주요부분에 대한 부호의 설명>
100 : 반도체 기판 102 : 게이트 절연막
104 : 도전막 106 : 제1 하드 마스크
108 : 식각 마스크 110 : 제2 하드 마스크
111 : 소자 분리 마스크 패턴 112 : 트렌치
114 : 제1 절연막 116 : 제2 절연막
118 : 제3 절연막 120 : 소자 분리막
본 발명은 반도체 소자의 소자 분리막 형성 방법에 관한 것으로, 특히 셀 영 역의 종횡비를 감소시켜 트렌치 갭 필 특성을 향상시킬 수 있는 반도체 소자의 소자 분리막 형성 방법에 관한 것이다.
반도체 소자의 고집적화에 따라 소자 분리막 형성 공정이 더욱더 어려워지고 있다. 이에 따라, 반도체 기판에 트렌치를 형성한 후 이를 매립하는 STI(Shallow Trench Isolation) 방법을 이용하여 소자 분리막을 형성하고 있다. 한편, STI 방법에도 여러 가지 방법이 있는데 그 중에서 반도체 기판 상에 적층된 게이트 절연막, 폴리실리콘막 및 소자 분리 마스크를 순차적으로 식각하여 트렌치를 형성하고, 트렌치가 매립되도록 전체 구조 상에 산화막을 형성하는 방법이 적용되고 있다.
그러나, 고집적화된 소자의 경우, 트렌치의 입구 폭에 비해 트렌치 깊이가 깊기 때문에 트렌치를 보이드 없이 매립하는 것은 매우 어려운 실정이다. 그 이유는 트렌치에 산화막을 매립하는데 있어서, 트렌치 입구가 트렌치 바닥에 비해 증착 속도가 빠르기 때문에 산화막 증착이 진행되면서 오버행(overhang)이 발생하여 트렌치 입구가 막히게 되어 트렌치 내부에 보이드(void)가 발생하기 때문이다.
일반적으로 소자 분리 마스크의 질화막은 소자 분리막 형성을 위한 화학적 기계적 연마(Chemical Mechanical Polishing; CMP) 공정 시 하부 폴리실리콘막의 어택(attack)을 방지할 수 있도록 최소 마진(margin)으로 형성해야 하지만, 트렌치 형성 시에도 하부 폴리실리콘막의 어택을 방지하는 역할을 해야하기 때문에 어느 정도의 두께는 유지해야 한다.
그러나, 상기와 같은 방법으로 트렌치를 매립하는 경우에는 셀 영역과 주변회로 영역 간 트렌치 폭 등의 차이로 인해 소자 분리막 형성을 위한 CMP 공정 후 주변회로 영역보다 셀 영역에서 소자 분리 마스크의 질화막이 높은 두께로 잔류된다. 이로 인해 셀 영역의 종횡비가 증가되어 트렌치 갭 필 특성이 저하된다.
본 발명은 트렌치 형성 전 셀 영역의 하드 마스크의 두께가 주변회로 영역의 하드 마스크 두께보다 얇아지도록 식각 공정을 실시하고, 후속한 소자 분리막 형성 과정 중 절연막의 연마 공정 시 셀 영역의 하드 마스크가 노출되는 시점까지 연마를 실시함으로써, 셀 영역의 종횡비를 감소시켜 트렌치 갭 필 특성을 향상시킬 수 있는 반도체 소자의 소자 분리막 형성 방법을 제공함에 있다.
본 발명의 일 실시예에 따른 반도체 소자의 소자 분리막 형성 방법은, 셀 영역 및 주변회로 영역을 포함하는 반도체 기판 상에 제1 하드 마스크를 형성하는 단계, 셀 영역의 제1 하드 마스크의 두께가 주변회로 영역의 제1 하드 마스크 두께보다 얇아지도록 제1 하드 마스크를 식각하는 단계, 제1 하드 마스크 상에 제2 하드 마스크를 형성하는 단계, 소자 분리 영역이 개방되도록 제2 및 제1 하드 마스크를 패터닝하여 소자 분리 마스크 패턴을 형성하는 단계, 소자 분리 마스크 패턴을 이용한 식각 공정으로 반도체 기판에 트렌치를 형성하는 단계, 트렌치가 채워지도록 반도체 기판 상에 절연막을 형성하는 단계, 및 제2 하드 마스크가 제거되고 셀 영역 및 주변회로 영역의 제1 하드 마스크 패턴의 두께가 균일해지도록 연마 공정을 실시하는 단계를 포함한다.
또한, 본 발명의 다른 실시예에 따른 반도체 소자의 소자 분리막 형성 방법은, 셀 영역 및 주변회로 영역을 포함하는 반도체 기판 상에 하드 마스크를 형성하는 단계, 셀 영역의 하드 마스크의 두께가 주변회로 영역의 하드 마스크 두께보다 얇아지도록 하드 마스크를 식각하는 단계, 소자 분리 영역이 개방되도록 하드 마스크를 패터닝하여 소자 분리 마스크 패턴을 형성하는 단계, 소자 분리 마스크 패턴을 이용한 식각 공정으로 반도체 기판에 트렌치를 형성하는 단계, 트렌치가 채워지도록 반도체 기판 상에 절연막을 형성하는 단계, 및 셀 영역 및 주변회로 영역의 하드 마스크 패턴의 두께가 균일해지도록 연마 공정을 실시하는 단계를 포함한다.
상기에서, 제1 하드 마스크 및 하드 마스크 각각은 질화물 계열의 물질로 형성되며, 300 내지 1000Å의 두께로 형성된다. 제1 하드 마스크 및 하드 마스크 각각은 100 내지 150Å의 두께가 식각된다. 식각은 CH2F2 및 C3F8 가스를 이용하여 실시된다.
절연막은 제1 절연막 및 제2 절연막이 순차적으로 적층되어 형성된다. 제1 절연막은 트렌치의 하부 영역이 일부 채워지도록 HDP(High Density Plasma) 산화막으로 형성되고, 제2 절연막은 PSZ(polysilazane)막으로 형성된다.
제2 절연막은 350 내지 400℃의 온도에서 스핀 코팅 방식으로 형성된다. PSZ막을 형성한 후, PSZ막을 치밀화시키기 위해 제1, 제2 및 제3 큐어링 공정을 실시한다. 제1 큐어링 공정은 c-WVG(Catalythic Water Vapor Generator) 방법을 이용하 여 300 내지 500℃의 온도에서 실시되고, 제2 큐어링 공정은 c-WVG 방법을 이용하여 550 내지 700℃의 온도에서 실시되며, 제3 큐어링 공정은 N2 가스 분위기에서 850 내지 1000℃의 온도로 실시된다. 제2 절연막은 3000 내지 6000Å의 두께로 형성된다.
연마 공정 실시 후, 제2 절연막이 트렌치 하부에만 잔류되도록 식각 공정을 실시하는 단계, 트렌치가 채워지도록 제2 절연막 상에 제3 절연막을 형성하는 단계, 제1 하드 마스크 패턴이 노출되는 시점까지 연마 공정을 실시하는 단계, 및 셀 영역의 제3 절연막 두께가 낮아지도록 식각 공정을 실시하는 단계를 포함한다.
제2 절연막은 습식 에치백 공정으로 식각되며, 습식 에치백 공정은 HF와 H2O를 혼합한 혼합 용액으로 실시된다. 습식 에치백 공정은 활성 영역의 반도체 기판의 상부 표면과 제2 절연막 간에 180 내지 220Å의 두께 차이를 갖도록 실시된다.
제3 절연막은 HDP 산화막으로 형성되고, 이때 HDP 산화막은 700 내지 1000Å의 두께로 1차 증착 후 2500 내지 3000Å의 두께로 2차 증착하여 형성된다. HDP 산화막 1차 증착 후, 세정 공정을 실시하는 단계를 더욱 수행한다.
연마 공정 후, 세정 공정을 실시하는 단계를 더욱 수행한다. 세정 공정은 BOE와 H3PO4 용액을 혼합한 혼합 용액을 사용하여 실시된다.
제3 절연막 식각 공정을 실시하는 단계는, 셀 영역의 제3 절연막을 일정 두께 식각하는 단계, 및 EFH(Effective Field oxide Height)를 조절하기 위하여 셀 영역 및 주변회로 영역의 제3 절연막을 추가 식각하는 단계를 포함한다.
이하, 첨부된 도면들을 참조하여 본 발명의 일 실시예를 보다 상세히 설명한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안되며, 당업계에서 보편적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것으로 해석되는 것이 바람직하다.
도 1a 내지 도 1j는 본 발명의 일 실시예에 따른 반도체 소자의 소자 분리막 형성 방법을 설명하기 위해 제조 순서대로 도시한 단면도들이다.
도 1a를 참조하면, 셀 영역 및 주변회로 영역을 구비한 반도체 기판(100) 상에 게이트 절연막(102), 도전막(104) 및 제1 하드 마스크(106)를 순차적으로 형성한다. 게이트 절연막(102)은 실리콘 산화막(SiO2)으로 형성할 수 있으며, 이 경우 산화(oxidation) 공정으로 형성할 수 있다. 바람직하게, 게이트 절연막(102)은 습식 산화(wet oxidation) 공정을 이용하여 70 내지 80Å의 두께로 형성하며, 후속으로 N2O 또는 NO 가스 분위기에서 어닐 공정을 실시하여 게이트 절연막(102) 내부에 질소를 포함(incorporation)시켜 트랩 밀도(trap density)를 줄이고 신뢰성을 향상시킬 수 있다. 한편, 게이트 절연막(102)은 플래시 메모리 소자의 경우 터널 산화막으로 형성된다.
도전막(104)은 반도체 소자의 게이트 전극으로 사용하기 위한 것으로, 폴리실리콘막, 금속막 또는 이들의 적층막으로 형성할 수 있다. 일반적인 플래시 메모 리 소자의 경우 도전막(104)은 플로팅 게이트(Floating Gate)로 사용하기 위한 것으로, 폴리실리콘막, 금속막 또는 이들의 적층막으로 형성할 수 있으며, 바람직하게 도프트 폴리실리콘막(doped polysilicon)으로 형성할 수 있다. 더욱 바람직하게, 도전막(104)은 게이트 절연막(102)과 플로팅 게이트 간 계면에서의 도펀트(예를들어, 인(P))의 농도를 맞추기 위하여 언도프트 폴리실리콘막(undoped polysilicon)과 도프트 폴리실리콘막(doped polysilicon)의 적층 구조로 형성할 수 있다. 이 경우, 500 내지 550℃의 온도에서 200 내지 300Å 두께의 언도프트 비정질(amorphous) 실리콘막을 증착한 후 700 내지 1000Å의 온도에서 어닐링 공정을 실시하여 결정화시켜 언도프트 폴리실리콘막을 형성하고, 언도프트 폴리실리콘막 상부에 500 내지 550℃의 온도에서 350 내지 650Å 두께의 도프트 비정질 실리콘막을 증착한 후 700 내지 1000Å의 온도에서 어닐링 공정을 실시하여 결정화시켜 도프트 폴리실리콘막을 형성한다. 한편, 언도프트 비정질 실리콘막과 도프트 비정질 실리콘막을 형성한 후 700 내지 1000Å의 온도에서 어닐링 공정으로 결정화시켜 언도프트 폴리실리콘막과 도프트 폴리실리콘막의 적층막을 형성할 수도 있다.
또한, 제1 하드 마스크(106)는 후속한 소자 분리막 형성을 위한 평탄화 공정에서 연마 정지막으로 사용하기 위한 것으로, 질화물 계열의 물질, 예를들어 실리콘 질화막(Si3N4)으로 형성할 수 있다. 이때, 제1 하드 마스크(106)는 화학기상증착(Chemical Vapor Deposition; CVD) 방법, 바람직하게 저압화학기상증착(Low Pressure Chemical Vapor Deposition; LPCVD) 방법을 이용하여 300 내지 1000Å의 두께로 형성할 수 있다.
도 1b를 참조하면, 제1 하드 마스크(106) 상에 셀 영역을 개방하는 식각 마스크(108)를 형성한다. 이때, 식각 마스크(108)는 포토레지스트 패턴이 이용될 수 있으며, 이 경우 제1 하드 마스크(106) 상에 포토레지스트를 도포한 후 노광 및 현상으로 패터닝하여 형성한다. 단, 본 발명에서는 발명을 보다 명확하게 표현하기 위하여 식각 마스크(108)를 셀 영역의 가장자리와 일부 중첩되도록 형성하여 설명하기로 한다.
도 1c를 참조하면, 식각 마스크(108)를 이용하여 셀 영역의 제1 하드 마스크(106)의 두께가 주변회로 영역의 제1 하드 마스크(106) 두께보다 얇아지도록 식각 공정을 실시한다. 이때, 식각 공정은 CH2F2 및 C3F8 가스를 이용하여 셀 영역의 제1 하드 마스크(106)가 100 내지 150Å의 두께(h)만큼 식각되도록 실시한다. 이로써, 셀 영역과 주변회로 영역 간 두께 차이(h)가 발생한다.
이렇듯, 셀 영역의 제1 하드 마스크(106)를 일정 두께만큼 식각하여 셀 영역과 주변회로 영역 간 두께 차이(h)를 발생시키면, 후속한 소자 분리막 형성을 위한 절연막의 연마 공정에서 셀 영역의 제1 하드 마스크(106)가 노출되는 시점까지 연마를 실시할 경우 전체적으로 제1 하드 마스크(106) 식각 시 발생된 두께 차이(h)만큼 전체 두께가 낮아져 셀 영역 내 트렌치의 종횡비를 감소시키는 효과를 얻을 수 있다. 이후, 식각 마스크(108)를 제거한다.
도 1d를 참조하면, 제1 하드 마스크(106) 상에 제2 하드 마스크(110)를 형성 한다. 제2 하드 마스크(110)는 질화막, 산화막 또는 아모퍼스 카본막(amorphous carbon layer) 등으로 형성할 수 있다. 이러한 제1 및 제2 하드 마스크(106, 110)는 소자 분리 마스크(미도시)를 형성한다.
이어서, 마스크(미도시)를 이용한 식각 공정으로 소자 분리 영역이 개방되도록 소자 분리 마스크를 패터닝하여 소자 분리 마스크 패턴(111)을 형성한다. 계속해서 소자 분리 마스크 패턴(111)을 이용한 식각 공정으로 도전막(104) 및 게이트 절연막(102)을 순차적으로 식각하여 반도체 기판(100)의 소자 분리 영역을 노출시킨다. 이후, 노출된 반도체 기판(100)을 소정 깊이로 식각하여 반도체 기판(100)에 트렌치(112)를 형성한다. 이때, 셀 영역 및 주변회로 영역 각각에 트렌치(112)가 형성되며, 트렌치(112)는 셀 영역에서보다 주변회로 영역에서 큰 폭을 갖는다. 한편, 도전막(104), 게이트 절연막(102) 및 반도체 기판(100)을 식각하는 과정에서 제2 하드 마스크(110)도 일부 두께만큼 식각될 수 있다.
도 1e를 참조하면, 트렌치(112)를 형성하기 위한 식각 공정에 의해 트렌치(112)의 측벽 및 저면에 발생된 식각 손상을 치유하기 위하여 산화 공정을 더 실시할 수 있다. 이로써, 산화 공정을 통해 트렌치(112)의 측벽 및 저면이 산화되어 식각 손상층이 측벽 산화막(미도시)으로 형성된다. 이때, 측벽 산화막은 라디칼 산화(radical oxidation) 방식의 산화 공정을 이용하여 게이트 절연막(102)의 양끝에서 발생하는 스마일링(smiling) 현상을 최소화하면서 트렌치(112) 형성 공정 시 발생하는 트렌치(112) 데미지(damage)를 보상하기 위해 20 내지 100Å의 두께로 형성한다. 한편, 라디칼 산화 공정에 의해 트렌치(112)의 측벽 및 저면 뿐만 아니라 도 전막(104) 및 소자 분리 마스크 패턴(111)의 표면도 일부 두께만큼 산화될 수 있다. 이 경우, 측벽 산화막은 전체 표면에 형성되며, 트렌치(112)의 측벽 및 저면에 상대적으로 실리콘 성분이 많이 분포되어 있기 때문에 트렌치(112)의 측벽 및 저면에서 측벽 산화막이 보다 두껍게 형성된다.
이어서, 측벽 산화막 상에 트렌치(112)가 일부 채워지도록 트렌치(112)를 포함한 소자 분리 마스크 패턴(111) 상에 전체 구조 표면을 따라 제1 절연막(114)을 형성한다. 제1 절연막(114)은 트렌치(112) 매립 특성을 향상시키고, 이후에 형성될 SOD(Spin On Dielectric) 절연막의 큐어링(curing) 공정 시 아웃가싱(outgasing)되는 H2 또는 SiH2의 침해 및 도즈 이온 이동(dose ion moving) 등에 의해 게이트 절연막(102)이 열화되어 소자 특성이 저하되는 것을 방지하기 위하여 형성하며, 신뢰성이 검증된 HDP(High Density Plasma) 산화막을 이용하여 라이너(liner) 형태로 형성할 수 있다. 이때, 제1 절연막(114)은 트렌치(112)의 측벽보다 저면에서 더 두껍게 형성된다.
이어서, 트렌치(112)가 완전히 채워지도록 트렌치(112)를 포함한 제1 절연막(114) 상에 제2 절연막(116)을 형성한다. 이때, 제2 절연막(116)은 350 내지 400℃의 온도에서 스핀 코팅(spin coating) 방식을 이용하여 갭 필 특성이 우수한 PSZ(polysilazane)막으로 형성하며, 3000 내지 6000Å의 두께로 형성할 수 있다.
이후, PSZ막은 불순물 및 수분을 많이 포함하고 있기 때문에 이를 제거하고 식각 비(etch rate)를 높이기 위해 PSZ막 코팅 공정 후 제1 큐어링(Curing) 공정, 제2 큐어링 공정 및 제3 큐어링 공정을 실시한다. 이때, 제1 큐어링 공정은 c-WVG(Catalythic Water Vapor Generator) 방식을 이용하여 300 내지 500℃의 온도에서 실시하고, 연속적으로 c-WVG 방법을 이용하여 550 내지 700℃의 온도에서 제2 큐어링 공정을 실시한다. 그런 다음, 최종적으로 N2 가스 분위기 및 850 내지 1000℃의 온도에서 제3 큐어링 공정을 실시한다.
도 1f를 참조하면, 셀 영역의 제1 하드 마스크 패턴(106)이 노출되는 시점까지 연마 공정을 실시한다. 이때, 연마 공정은 화학적 기계적 연마(Chemical Mechanical Polishing; CMP) 공정으로 실시할 수 있다.
이로써, 제2 하드 마스크 패턴(110)이 제거되고 셀 영역 및 주변회로 영역의 제1 하드 마스크 패턴(106)의 두께가 균일해지고, 제2 및 제1 절연막(116, 114)이 식각되어 소자 분리 영역의 트렌치(112) 내부에만 제2 및 제1 절연막(116, 114)이 잔류된다.
상기한 바와 같이, 본 발명의 일 실시예에서는 소자 분리막 형성 과정 중 제2 및 제1 절연막(116, 114)의 연마 공정에서 제2 하드 마스크 패턴(110)은 모두 제거한 뒤 셀 영역의 제1 하드 마스크 패턴(106)이 노출되는 시점까지 연마를 실시함으로써, 도 1c에서 발생된 셀 영역 및 주변회로 영역 간 제1 하드 마스크(106)의 두께 차이(h)를 최소화할 수 있다. 더욱이, 셀 영역의 게이트 절연막(102)부터 제1 하드 마스크 패턴(106)까지의 전체 두께를 식각 공정 시 제1 하드 마스크(106)에 발생된 두께 차이(h), 즉 100 내지 150Å의 두께만큼 낮출 수 있다.
따라서, 셀 영역 내 제1 하드 마스크 패턴(106)의 낮아진 두께만큼 셀 영역의 종횡비를 감소시킬 수 있고, 이를 통해 후속한 공정에서 트렌치(112)를 채우기 위한 절연막 형성 시 트렌치(112) 갭 필(gap-fill) 특성을 향상시킬 수 있다.
한편, CMP 공정을 실시하기 전, 후 추가로 제2 절연막(116)의 식각 비를 감소시키기 위한 큐어링 공정을 더 실시할 수도 있다.
도 1g를 참조하면, 습식 식각 공정으로 제2 절연막(116)을 일부 식각한다. 여기서, 습식 식각 공정은 습식 에치백(wet etchback) 공정으로 실시하되, 제1 하드 마스크 패턴(106) 및 제1 절연막(114)보다 제2 절연막(116)에 대해 식각 선택비가 높은 식각액을 이용하여 실시한다. 바람직하게, 습식 에치백 공정은 HF와 H20를 혼합한 혼합 용액(Dilute HF; DHF)을 사용하여 실시한다.
이로써, 선택적으로 제2 절연막(116)이 식각되어 제2 절연막(116)의 두께가 활성 영역의 반도체 기판(100)의 상부 표면보다 낮아지고, 식각 비 차이로 인하여 제1 하드 마스크 패턴(106) 및 제1 절연막(114)은 제거되지 않고 잔류된다.
이때, 활성 영역의 반도체 기판(100)의 상부 표면과 제2 절연막(116) 간에는 180 내지 220Å의 두께 차이를 갖도록 형성하여, 후속한 공정에서 트렌치(112) 갭 필을 용이하게 하면서 제2 절연막(116)으로 인해 게이트 절연막(102)이 열화되는 것을 방지한다.
도 1h를 참조하면, 트렌치(112)가 완전히 채워지도록 제2 절연막(116)을 포함한 반도체 기판(100) 상에 제3 절연막(118)을 형성한다. 바람직하게, 제3 절연 막(118)은 HDP 산화막으로 형성할 수 있으며, 700 내지 1000Å의 두께로 1차 HDP 산화막을 증착한 후 세정 공정을 실시한 다음 2500 내지 3000Å의 두께로 2차 HDP 산화막을 증착하여 형성할 수 있다.
도 1i를 참조하면, 제1 하드 마스크 패턴(106) 표면이 노출되는 시점까지 제3 절연막(118) 연마 공정을 실시한다. 연마 공정은 CMP 공정으로 실시할 수 있다. 이를 통해, 소자 분리 영역의 트렌치(112) 내부에만 제3 절연막(118)이 잔류되며, 이로써 트렌치(112) 내부에 제1 절연막(114), 제2 절연막(116) 및 제3 절연막(118)을 포함하는 소자 분리막(120)이 형성된다.
한편, CMP 공정 후에는 BOE(Buffered Oxide Etchant)와 인산(H3PO4) 용액을 혼합한 혼합 용액으로 딥-아웃(dip out) 방식을 이용하여 제3 및 제1 절연막(118, 114)의 잔류물을 제거하고, 제1 하드 마스크 패턴(106)을 제거한다.
도 1j를 참조하면, 셀 영역을 개방하는 마스크(미도시)를 이용한 식각 공정을 실시하여 셀 영역 내 소자 분리막(120)을 일정 두께만큼 낮추고, 추가 식각 공정을 실시하여 소자 분리막(120)의 유효 필드 산화막 높이(Effective Field oxide Height; EFH)를 조절한다.
상기한 바와 같이, 본 발명의 일 실시예에서는 도 1f에서와 같이 셀 영역의 잔류된 제1 하드 마스크 패턴(106)의 두께를 낮춰 종횡비를 감소시키고, 더욱이 도 1g에서와 같이 트렌치(112) 하부 영역에 PSZ막으로 이루어진 제2 절연막(116)을 형성함으로써, 기존의 HDP 방식을 이용한 HDP 산화막으로 제3 절연막(130)을 형성하 여 트렌치(112)를 매립하더라도 트렌치(112) 갭 필 특성을 향상시킬 수 있고, 소자의 신뢰성을 향상시킬 수 있다.
본 발명은 상기에서 서술한 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 상기의 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 따라서, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
본 발명은 반도체 기판 상에 게이트 절연막, 도전막 및 제1 하드 마스크를 형성한 후 트렌치 형성 전 셀 영역의 제1 하드 마스크 두께가 주변회로 영역의 제1 하드 마스크 두께보다 얇아지도록 식각 공정을 실시하고, 후속한 소자 분리막 형성 과정 중 절연막의 연마 공정 시 셀 영역의 제1 하드 마스크가 노출되는 시점까지 연마를 실시함으로써, 셀 영역에 잔류된 제1 하드 마스크의 두께를 낮추어 셀 영역 내 종횡비를 감소시킴에 따라 트렌치 갭 필 특성을 향상시킬 수 있다.
또한, 본 발명은 트렌치 갭 필 특성을 향상시켜 트렌치의 대부분을 HDP 산화막으로 채워 소자 분리막을 형성함으로써 터널 절연막의 열화 특성을 방지하고 신뢰성이 검증된 HDP 산화막을 통해 반도체 소자의 신뢰성을 더욱 향상시킬 수 있다.
Claims (25)
- 셀 영역 및 주변회로 영역을 포함하는 반도체 기판 상에 제1 하드 마스크를 형성하는 단계;상기 셀 영역의 상기 제1 하드 마스크의 두께가 상기 주변회로 영역의 상기 제1 하드 마스크 두께보다 얇아지도록 상기 제1 하드 마스크를 식각하는 단계;상기 제1 하드 마스크 상에 제2 하드 마스크를 형성하는 단계;소자 분리 영역이 개방되도록 상기 제2 및 제1 하드 마스크를 패터닝하여 소자 분리 마스크 패턴을 형성하는 단계;상기 소자 분리 마스크 패턴을 이용한 식각 공정으로 상기 반도체 기판에 트렌치를 형성하는 단계;상기 트렌치가 채워지도록 상기 반도체 기판 상에 절연막을 형성하는 단계; 및상기 제2 하드 마스크가 제거되고 상기 셀 영역 및 상기 주변회로 영역의 상기 제1 하드 마스크 패턴의 두께가 균일해지도록 연마 공정을 실시하는 단계를 포함하는 반도체 소자의 소자 분리막 형성 방법.
- 셀 영역 및 주변회로 영역을 포함하는 반도체 기판 상에 하드 마스크를 형성하는 단계;상기 셀 영역의 상기 하드 마스크의 두께가 상기 주변회로 영역의 상기 하드 마스크 두께보다 얇아지도록 상기 하드 마스크를 식각하는 단계;소자 분리 영역이 개방되도록 상기 하드 마스크를 패터닝하여 소자 분리 마스크 패턴을 형성하는 단계;상기 소자 분리 마스크 패턴을 이용한 식각 공정으로 상기 반도체 기판에 트렌치를 형성하는 단계;상기 트렌치가 채워지도록 상기 반도체 기판 상에 절연막을 형성하는 단계; 및상기 셀 영역 및 상기 주변회로 영역의 상기 하드 마스크 패턴의 두께가 균일해지도록 연마 공정을 실시하는 단계를 포함하는 반도체 소자의 소자 분리막 형성 방법.
- 제 1 항 또는 제 2 항에 있어서,상기 제1 하드 마스크 및 상기 하드 마스크 각각은 질화물 계열의 물질로 형성되는 반도체 소자의 소자 분리막 형성 방법.
- 제 1 항 또는 제 2 항에 있어서,상기 제1 하드 마스크 및 상기 하드 마스크 각각은 300 내지 1000Å의 두께로 형성되는 반도체 소자의 소자 분리막 형성 방법.
- 제 1 항 또는 제 2 항에 있어서,상기 제1 하드 마스크 및 상기 하드 마스크 각각은 100 내지 150Å의 두께가 식각되는 반도체 소자의 소자 분리막 형성 방법.
- 제 5 항에 있어서,상기 식각은 CH2F2 및 C3F8 가스를 이용하여 실시되는 반도체 소자의 소자 분리막 형성 방법.
- 제 1 항 또는 제 2 항에 있어서,상기 절연막은 제1 절연막 및 제2 절연막이 순차적으로 적층되어 형성되는 반도체 소자의 소자 분리막 형성 방법.
- 제 7 항에 있어서,상기 제1 절연막은 상기 트렌치의 하부 영역이 일부 채워지도록 HDP 산화막으로 형성되는 반도체 소자의 소자 분리막 형성 방법.
- 제 7 항에 있어서,상기 제2 절연막은 PSZ(polysilazane)막으로 형성되는 반도체 소자의 소자 분리막 형성 방법.
- 제 7 항에 있어서,상기 제2 절연막은 350 내지 400℃의 온도에서 스핀 코팅 방식으로 형성되는 반도체 소자의 소자 분리막 형성 방법.
- 제 9 항에 있어서, 상기 PSZ막을 형성한 후,상기 PSZ막을 치밀화시키기 위해 제1, 제2 및 제3 큐어링 공정을 실시하는 단계를 더욱 수행하는 반도체 소자의 소자 분리막 형성 방법.
- 제 11 항에 있어서,상기 제1 큐어링 공정은 c-WVG(Catalythic Water Vapor Generator) 방법을 이용하여 300 내지 500℃의 온도에서 실시되는 반도체 소자의 소자 분리막 형성 방법.
- 제 11 항에 있어서,상기 제2 큐어링 공정은 c-WVG 방법을 이용하여 550 내지 700℃의 온도에서 실시되는 반도체 소자의 소자 분리막 형성 방법.
- 제 11 항에 있어서,상기 제3 큐어링 공정은 N2 가스 분위기에서 850 내지 1000℃의 온도로 실시 되는 반도체 소자의 소자 분리막 형성 방법.
- 제 7 항에 있어서,상기 제2 절연막은 3000 내지 6000Å의 두께로 형성되는 반도체 소자의 소자 분리막 형성 방법.
- 제 1 항 또는 제 7 항에 있어서, 상기 연마 공정 실시 후,상기 제2 절연막이 상기 트렌치 하부에만 잔류되도록 식각 공정을 실시하는 단계;상기 트렌치가 채워지도록 상기 제2 절연막 상에 제3 절연막을 형성하는 단계;상기 제1 하드 마스크 패턴이 노출되는 시점까지 연마 공정을 실시하는 단계; 및상기 셀 영역의 상기 제3 절연막 두께가 낮아지도록 식각 공정을 실시하는 단계를 포함하는 반도체 소자의 소자 분리막 형성 방법.
- 제 16 항에 있어서,상기 제2 절연막은 습식 에치백 공정으로 식각되는 반도체 소자의 소자 분리막 형성 방법.
- 제 17 항에 있어서,상기 습식 에치백 공정은 HF와 H2O를 혼합한 혼합 용액으로 실시되는 반도체 소자의 소자 분리막 형성 방법.
- 제 18 항에 있어서,상기 습식 에치백 공정은 활성 영역의 상기 반도체 기판의 상부 표면과 상기 제2 절연막 간에 180 내지 220Å의 두께 차이를 갖도록 실시되는 반도체 소자의 소자 분리막 형성 방법.
- 제 16 항에 있어서,상기 제3 절연막은 HDP 산화막으로 형성되는 반도체 소자의 소자 분리막 형성 방법.
- 제 20 항에 있어서,상기 HDP 산화막은 700 내지 1000Å의 두께로 1차 증착 후 2500 내지 3000Å의 두께로 2차 증착하여 형성되는 반도체 소자의 소자 분리막 형성 방법.
- 제 21 항에 있어서,상기 HDP 산화막 1차 증착 후, 세정 공정을 실시하는 단계를 더욱 수행하는 반도체 소자의 소자 분리막 형성 방법.
- 제 16 항에 있어서,상기 연마 공정 후, 세정 공정을 실시하는 단계를 더욱 수행하는 반도체 소자의 소자 분리막 형성 방법.
- 제 23 항에 있어서,상기 세정 공정은 BOE와 H3PO4 용액을 혼합한 혼합 용액을 사용하여 실시되는 반도체 소자의 소자 분리막 형성 방법.
- 제 16 항에 있어서, 제3 절연막 식각 공정을 실시하는 단계는,상기 셀 영역의 제3 절연막을 일정 두께 식각하는 단계; 및EFH를 조절하기 위하여 상기 셀 영역 및 주변회로 영역의 상기 제3 절연막을 추가 식각하는 단계를 포함하는 반도체 소자의 소자 분리막 형성 방법.
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