KR20090072260A - 반도체 소자의 소자 분리막 형성 방법 - Google Patents

반도체 소자의 소자 분리막 형성 방법 Download PDF

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Abstract

본 발명은 반도체 소자의 소자 분리막 형성 방법에 관한 것으로, 소자 분리 마스크를 이용한 식각 공정으로 반도체 기판의 소자 분리 영역에 트렌치를 형성하는 단계, 상기 트렌치의 하부에 제1 절연막을 형성하는 단계, 상기 제1 절연막을 포함한 상기 반도체 기판 상에 제2 절연막을 형성하는 단계, 상기 소자 분리 영역에서 종횡비가 증가하도록 상기 제2 절연막의 식각 공정을 실시하는 단계 및 상기 제2 절연막에 발생된 모트(moat)가 채워지도록 상기 제2 절연막의 가장자리 상부에 제3 절연막을 형성하는 단계를 포함한다.
소자 분리막, 갭 필, HDP 산화막, 모트(moat), LPCVD, 스페이서

Description

반도체 소자의 소자 분리막 형성 방법{Method of forming an isolation layer in semiconductor device}
본 발명은 반도체 소자의 소자 분리막 형성 방법에 관한 것으로, HDP(high density plasma) 증착 특성에 기인한 모트(moat)를 메워 후속의 보이드(void) 유발 요인을 제거하는 반도체 소자의 소자 분리막 형성 방법에 관한 것이다.
반도체 소자의 고집적화에 따라 소자 분리막 형성 공정이 더욱더 어려워지고 있다. 이에 따라, 반도체 기판에 트렌치를 형성한 후 이를 매립하는 STI(Shallow Trench Isolation) 방법을 이용하여 소자 분리막을 형성하고 있다. 한편, STI 방법에도 여러 가지 방법이 있는데 그 중에서 반도체 기판 상에 적층된 터널 절연막, 폴리실리콘막 및 하드 마스크막을 순차적으로 식각하여 트렌치를 형성하고, 트렌치가 매립되도록 전체 구조 상에 산화막을 형성하는 방법이 예컨대 NAND형 플래시 메모리 소자에 적용되고 있다. 그러나, 고집적화된 소자의 경우, 트렌치의 입구 폭에 비해 트렌치 깊이가 깊기 때문에 큰 종횡비(Aspect Ratio)로 인해 기존에 사용하였던 고밀도 플라즈마(High Density Plasma; HDP) 산화막으로는 보이드(void) 없이 트렌치를 완전히 갭 필(gap-fill)하여 소자 분리막을 형성하기가 더욱더 어려워지 고 있다. 이러한 문제를 해결하기 위해 보이드(void) 없이 트렌치를 갭 필하기 위해 사용되는 물질에 대한 연구가 활발히 진행되고 있다.
상기 문제를 해결하기 위한 방법 중에 SOD(Spin on Dielectric) 물질 중 하나인 PSZ(polysilazane)를 이용하여 트렌치를 완전히 갭 필하는 방법이 있다. 이때에는 좁은 트렌치 매립이 가능한 유동성 있는 PSZ 계열의 산화막을 코팅하여 증착하고, 이를 큐어링(curing)한 다음 화학적기계적연마(Chemical Mechanical Polishing; CMP) 공정으로 평탄화한다.
그러나, PSZ 물질은 내부에 불순물과 수분이 많이 함유되어 있어 PSZ 물질만으로 소자 분리막을 형성할 경우 갭 필에는 유리하지만 신뢰성 문제에 있어서 취약하다. 따라서, 습식 에치백(wet etchback) 공정으로 PSZ막의 두께를 낮춰 후속한 갭 필 마진을 확보한 다음 적정 두께의 HDP 산화막을 증착한다. 그러나, HDP 산화막의 증착 특성상 반도체 기판의 센터 영역을 제외한 나머지 부위에서는 에지 영역에 가까운 트렌치 측벽에 HDP 산화막이 얇게 증착되는 비대칭적인 증착 현상에 의해 모트(moat)가 발생한다. HDP 산화막 증착 후 습식 에치백 공정을 이용하여 HDP 산화막의 일부를 식각한 상태에서 추가로 HDP 산화막을 두껍게 증착하게 되는데, 이때 모트(moat)가 발생된 부분에는 보이드가 발생하게 된다.
이렇게 보이드가 형성된 경우에는 후속 소자 분리막 형성을 위한 화학적기계적연마(Chemical Mechanical Polishing; CMP) 공정 후 소자 분리용 질화막의 제거 과정에서 식각액에 의해 플로팅 게이트용 도전막의 측벽이 노출되어 플로팅 게이트용 도전막이 심하게 손실(loss)되는 현상이 유발될 수 있다. 이후, 주변 영역의 유 효 필드 높이(Effective Field Height; EFH)를 유지해주기 위한 PCL(Peri Close) 마스크 및 식각 공정을 진행하게 되면 플로팅 게이트용 도전막 어택(attack)으로 인해 플로팅 게이트용 도전막의 일부가 뜯겨져 나가는 현상이 발생하게 한다. 이는 플로팅 게이트의 면적을 감소시켜 셀의 커플링 비(coupling ratio)를 감소시킴에 따라 소자의 동작 특성을 저하시킨다.
본 발명은 HDP(high density plasma) 증착 특성에 기인한 모트(moat)를 저압화학기상증착 방식을 이용한 산화막으로 효율적으로 메워 보이드(void) 유발 요인을 사전에 제거함으로써, 후속한 증착 공정 시 보이드 생성을 억제하여 후속한 습식 식각 시 게이트용 도전막의 측벽 손실을 방지할 수 있는 반도체 소자의 소자 분리막 형성 방법에 관한 것이다.
본 발명의 일 실시예에 따른 반도체 소자의 소자 분리막 형성 방법은, 소자 분리 마스크를 이용한 식각 공정으로 반도체 기판의 소자 분리 영역에 트렌치를 형성하는 단계, 트렌치의 하부에 제1 절연막을 형성하는 단계, 제1 절연막을 포함한 반도체 기판 상에 제2 절연막을 형성하는 단계, 소자 분리 영역에서 종횡비가 증가하도록 제2 절연막의 식각 공정을 실시하는 단계 및 제2 절연막에 발생된 모트(moat)가 채워지도록 제2 절연막의 가장자리 상부에 제3 절연막을 형성하는 단계를 포함한다.
상기에서, 제2 절연막은 HDP(High Density Plasma) 산화막으로 형성된다. 식각 공정은 습식 에치백(wet etchback) 공정으로 실시된다. 습식 에치백 공정 후, 제2 절연막은 반도체 기판의 센터 영역보다 에지(edge) 영역에 가까운 트렌치 측벽의 두께가 낮아져서 비대칭적으로 경사지게 형성된다.
제3 절연막은 저압화학기상증착(Low Pressure Chemical Vapor Deposition; LPCVD) 방식을 이용한 산화막으로 형성된다. LPCVD 방식을 이용한 산화막은 HTO(High Temperature Oxide)막 또는 TEOS(Tetra Ethyl Ortho Silicate)막으로 형성된다. 제3 절연막은 반도체 기판의 활성 영역에 형성된 도전막의 측벽에 스페이서 형태로 잔류된다.
제3 절연막을 형성하는 단계는, 제2 절연막에 발생된 모트가 채워지도록 제2 절연막 상에 LPCVD 방법으로 제3 절연막을 증착하는 단계 및 제3 절연막이 스페이서 형태로 잔류되도록 제3 절연막의 식각 공정을 실시하는 단계를 포함한다.
제1 절연막은 HDP 산화막과 PSZ막의 적층막으로 형성된다. 제1 절연막은 HTO막과 PSZ막의 적층막으로 형성된다.
제1 절연막을 형성하는 단계는, 트렌치의 일부가 채워지도록 트렌치를 포함한 반도체 기판 상에 HDP 산화막을 형성하는 단계, 트렌치가 채워지도록 HDP 산화막 상에 PSZ막을 형성하는 단계, 트렌치 영역에만 HDP 산화막 및 PSZ막이 잔류되도록 평탄화 식각 공정을 실시하는 단계 및 PSZ막의 높이를 낮추는 식각 공정을 실시하는 단계를 포함한다.
제1 절연막을 형성하는 단계는, 트렌치의 일부가 채워지도록 트렌치를 포함한 반도체 기판 상에 HTO막을 형성하는 단계, 트렌치가 채워지도록 HTO막 상에 PSZ막을 형성하는 단계, 트렌치 영역에만 HTO막 및 PSZ막이 잔류되도록 평탄화 식각 공정을 실시하는 단계 및 PSZ막의 높이를 낮추는 식각 공정을 실시하는 단계를 포함한다.
PSZ막은 PSZ 물질을 코팅(coating)한 후 큐어링(curing)하여 형성된다. 큐어링은 스팀(steam) 어닐 방식과 N2 어닐 방식의 혼합 방식을 이용한다.
PSZ막의 높이를 낮추는 식각 공정 전, 평탄화된 PSZ막을 큐어링하는 단계를 더 포함한다. 이때, 큐어링은 스팀 어닐 방식과 N2 어닐 방식의 혼합 방식을 이용한다.
제3 절연막 형성 후, 트렌치 영역 내 공간을 확보하기 위하여 제3 절연막의 식각 공정을 실시하는 단계를 더 포함한다.
제3 절연막 형성 후, 제3 절연막을 포함한 반도체 기판 상에 제4 절연막을 형성하는 단계, 트렌치가 형성된 영역에만 제3 및 제4 절연막이 잔류되도록 평탄화 식각 공정을 실시하여 소자 분리막을 형성하는 단계, 소자 분리 마스크를 제거하는 단계 및 EFH(Effective Field Height)를 조절하기 위해 소자 분리막의 식각 공정을 실시하는 단계를 포함한다.
소자 분리 마스크 제거 시, 제3 절연막이 반도체 기판의 활성 영역에 형성된 도전막의 측벽에 스페이서 형태로 잔류되어 도전막의 측벽을 보호한다.
또한, 본 발명의 일 실시예에 따른 반도체 소자의 소자 분리막 형성 방법은, 소자 분리 영역에는 트렌치가 형성되고, 활성 영역에는 터널 절연막 및 도전막을 포함하는 다층막이 형성된 반도체 기판이 제공되는 단계, 트렌치의 하부에 제1 절연막을 형성하는 단계, 제1 절연막을 포함한 반도체 기판 상에 제2 절연막을 형성하는 단계, 소자 분리 영역에서 종횡비가 증가하도록 제2 절연막의 식각 공정을 실 시하는 단계 및 제2 절연막에 발생된 모트가 채워지도록 제2 절연막의 가장자리 상부에 제3 절연막을 형성하는 단계를 포함한다.
상기에서, 제3 절연막은 저압화학기상증착 방식을 이용한 산화막으로 형성된다. 저압화학기상증착 방식을 이용한 산화막은 HTO막 또는 TEOS막으로 형성된다.
소자 분리 마스크 제거 시, 제3 절연막이 도전막의 측벽에 스페이서 형태로 잔류되어 도전막의 측벽을 보호한다.
본 발명은 다음과 같은 효과가 있다.
첫째, HDP 산화막을 이용한 소자 분리막 형성 시, HDP 증착 특성에 기인한 모트(moat)를 LPCVD 방식을 이용한 산화막으로 균등하게 매립하여 하부 단차 및 토폴로지(topology)를 완화시켜 보이드(void) 유발 요인을 사전에 제거함으로써, 후속한 증착 공정 시 보이드 생성을 억제하여 후속한 습식 식각 시 게이트용 도전막의 측벽 손실을 방지할 수 있다.
둘째, LPCVD 방식을 이용한 산화막으로 모트(moat)를 메운 후 식각 공정을 실시하여 LPCVD 산화막을 스페이서 형태로 잔류시킴으로써, 후속한 갭 필 시 충분한 공간과 슬로프(slope)를 확보하여 결함 발생을 방지할 수 있다.
셋째, 게이트용 도전막의 측벽 손실 방지를 통해 셀 커플링 비(coupling ratio)가 저하되는 것을 방지하여 소자의 동작 특성 저하를 방지할 수 있다.
넷째, 향후 디바이스가 계속 미세 패턴화되더라도 새로운 장비를 사용할 필 요가 없고 기존의 장비를 이용하여 우수한 특성을 갖는 소자 분리막을 형성할 수 있으므로 장비 투자 비용을 절감할 수 있다.
이하, 첨부된 도면들을 참조하여 본 발명의 일 실시예를 보다 상세히 설명한다. 그러나, 본 발명의 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예로 인해 한정되어지는 것으로 해석되어져서는 안되며, 당업계에서 보편적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것으로 해석되는 것이 바람직하다.
도 1a 내지 도 1n는 본 발명의 일 실시예에 따른 플래시 메모리 소자의 소자 분리막 형성 방법을 설명하기 위한 공정 단면도들이다.
도 1a를 참조하면, 반도체 기판(100) 상에 터널 절연막(102), 도전막(104) 및 소자 분리 마스크(106)를 순차적으로 형성한다. 터널 절연막(102)은 실리콘 산화막(SiO2)으로 형성할 수 있으며, 이 경우 산화(oxidation) 공정으로 형성할 수 있다. 디램(DRAM)의 제조 공정에서 터널 절연막(102)은 게이트 절연막으로 형성된다. 도전막(104)은 플래시 메모리 소자의 플로팅 게이트(Folating Gate)로 사용하기 위한 것으로, 폴리실리콘막, 금속층 또는 이들의 적층막으로 형성할 수 있다. 디램(DRAM)의 제조 공정에서 도전막(104)은 게이트 전극으로 사용하기 위한 것이다. 바람직하게, 도전막(104)은 터널 절연막(102)과 이후에 형성될 플로팅 게이트(미도 시) 간 계면에서의 불순물(예를들어, 인(P))의 농도를 낮추기 위해 언도프트 폴리실리콘막(undoped polysilicon)과 도프트 폴리실리콘막(doped polysilicon)의 적층 구조로 형성하되, 인-시튜(in-situ) 또는 익스-시튜(ex-situ) 공정으로 실시하여 형성할 수 있다.
소자 분리 마스크(106)는 후속한 트렌치 형성 시 식각 마스크로 사용하고, 도전막(104)의 손실(loss)을 방지하기 위한 것으로, 버퍼 산화막(미도시), 소자 분리용 질화막(108) 및 하드 마스크막(110)의 적층 구조로 형성할 수 있다. 이때, 버퍼 산화막은 생략 가능하며, 소자 분리용 질화막(108)은 후속한 소자 분리막 형성을 위한 화학적기계적 연마(Chemical Mechanical Polishing; CMP) 공정에서 연마 정지막으로 사용하기 위하여 질화막 계열의 물질로 형성한다. 또한, 하드 마스크막(110)은 산화물, 질화물, SiON 또는 아모퍼스 카본(amorphous carbon)으로 형성될 수 있다.
이어서, 소자 분리 영역의 소자 분리 마스크(106), 도전막(104), 터널 절연막(102) 및 반도체 기판(100)의 일부를 식각하여 트렌치(112)를 형성한다. 보다 구체적으로 설명하면 다음과 같다. 소자 분리 마스크(106) 상에 포토레지스트(미도시)를 도포하고 노광 및 현상 공정을 실시하여 소자 분리 영역의 소자 분리 마스크(106)를 노출시키는 포토레지스트 패턴(미도시)을 형성한다. 이어서, 포토레지스트 패턴을 이용한 식각 공정으로 소자 분리 마스크(106)의 소자 분리 영역을 식각한다. 이후, 포토레지스트 패턴을 제거한다. 계속해서, 소자 분리 마스크(106)를 이용한 식각 공정으로 도전막(104) 및 터널 절연막(102)을 식각한다. 이로써, 소자 분리 영역의 반도체 기판(100)이 노출된다. 소자 분리 마스크(106), 도전막(104) 및 터널 절연막(102)을 식각하는 과정에서 소자 분리 마스크(106)의 하드 마스크막(110)도 일정 두께만큼 식각된다. 이어서, 노출된 소자 분리 영역의 반도체 기판(100)을 일정 깊이 식각한다. 이로써, 소자 분리 영역에 트렌치(112)가 형성된다. 이렇게, 트렌치(112)는 반도체 기판(100)에 ASA-STI(Advanced Self Align-Shallow Trench Isolation) 공정을 실시하여 형성하는 것이 바람직하다.
도 1b를 참조하면, 트렌치(112)를 형성하기 위한 식각 공정에 의해 발생된 데미지(damage)를 보상하기 위하여 측벽 산화(wall oxidation) 공정을 더 실시할 수 있다. 이때, 측벽 산화 공정은 소자 분리 마스크(106)의 산화를 돕고 터널 절연막(102) 양끝에서 발생하는 스마일링(smiling) 현상을 최소화하기 위하여 래디컬(radical) 산화 공정으로 실시하는 것이 바람직하다.
이로써, 래디컬 산화 공정을 통해 트렌치(108)의 측벽 및 저면 뿐만 아니라 노출된 터널 절연막(102), 도전막(104) 및 소자 분리 마스크(106)의 표면이 소정의 두께만큼 산화되어 식각 손상층(미도시)이 측벽 산화막(114)으로 형성된다.
도 1c를 참조하면, 트렌치(112)의 일부가 채워지도록 측벽 산화막(114) 상에 라이너(liner) 형태의 제1 절연막(116)을 형성한다. 제1 절연막(116)은 이후에 형성될 PSZ(polysilazane)막의 큐어링(curing) 공정 시 아웃가싱(out gasing) 되는 H2 또는 SiH2의 침해 및 도즈 이온 이동(dose ion moving) 등에 의해 터널 절연막(102)이 열화되는 것을 방지하기 위하여 신뢰성이 검증된 물질을 이용하여 형성해야 한 다. 그리고, 후속한 갭 필 마진(gap-fill margin) 확보 및 식각 선택비를 확보할 목적으로 진행하는 습식 식각(wet etch) 공정 시 도전막(104)의 측벽이 손실되는 것을 방지하기 위하여 PSZ막보다 높은 식각 선택비를 갖는 물질을 이용하여 라이너(liner) 형태로 형성한다.
이를 위해, 제1 절연막(116)은 PSZ막에 비해 6~10배 정도의 높은 식각 선택비를 갖는 고밀도 플라즈마(High Density Plasma; HDP) 방식을 이용한 HDP 산화막 또는 저압화학기상증착(Low Pressure Chemical Vapor Deposition; LPCVD) 방식을 이용한 HTO(High Temperature Oxide)막으로 형성함이 바람직하다. 이때, 제1 절연막(116)은 이후에 형성될 불순물을 많이 포함하는 PSZ막과 터널 절연막(102)과의 접촉을 최대한 억제할 수 있도록 150 내지 1500Å의 두께로 형성할 수 있다. 도 1c에서는 제1 절연막(116)으로서 HDP 산화막을 증착한 것을 도시하여 설명하기로 한다.
하지만, HDP 산화막으로 이루어진 제1 절연막(116)을 형성할 경우 HDP 방식의 증착 특성상 반도체 기판(100)의 센터(center) 영역을 제외한 나머지 영역에서 에지(edge)쪽에 가까운 트렌치(112) 측벽의 두께가 낮아져 제1 절연막(116)이 경사지게 증착된다. 즉, HDP 증착 시 샤워 헤드(shower head)를 이용한 소스 가스(source gas)의 공급이 반도체 기판(100)의 중앙 상단에서 이루어지기 때문에 에지쪽으로 갈수록 SiO2의 떨어지는 방향이 약간 경사지게 트렌치(112) 내부로 들어가는 방향을 가져 비대칭의 불균형(unbalance)한 증착이 이루어진다. 이로 인해, 제1 절연막(116)은 트렌치(112) 측벽 및 터널 절연막(102), 도전막(104) 및 소자 분리 마스크(106)의 측벽에서보다 트렌치(112)의 저면 및 활성 영역 상부에서 보다 두껍게 형성된다.
그러나, 제1 절연막(116)에서와 같이 HDP 산화막의 두께가 얇을 경우에는 이러한 현상이 미비하고, 또한 후속으로 증착되는 PSZ(polysilazane)막에 의해 트렌치(112)가 완벽하게 채워지기 때문에 본 발명에서는 제1 절연막(116) 형성 시의 이러한 현상에 대해서는 무시하기로 한다.
도 1d를 참조하면, 트렌치(112)가 채워지도록 트렌치(112)를 포함한 제1 절연막(114) 상에 절연 물질을 증착하여 제2 절연막(118)을 형성한다. 제2 절연막(118)은 유동성이 있어 트렌치(112)의 매립 특성이 가장 우수한 SOD(Spin on Dielectric) 절연막으로 형성한다. 이때, SOD 절연막을 형성하기 위하여 PSZ(polysilazane) 계열의 케미컬(chemical)을 사용할 수 있다. 따라서, SOD 절연막은 PSZ막으로 형성할 수 있다.
제2 절연막(118)을 PSZ막으로 형성할 경우, PSZ 물질을 스핀 코팅(spin coating) 방식으로 증착한 후 큐어링(curing) 공정을 실시하여 형성한다. PSZ 물질의 코팅 공정을 실시할 때는 물질 자체의 점도가 낮아 흐르는 성질이 있으므로 트렌치(112)를 보이드(void) 없이 채울 수 있다.
큐어링 공정은 저온 스팀 어닐(steam anneal) 방식과 고온 N2 어닐 방식의 혼합 방식을 이용하여 터널 절연막(102)의 추가 스마일링을 억제하는 수준에서 진 행한다. 이때, 큐어링 공정 완료 후, Si, H 및 N으로 이루어진 PSZ 물질에서 N이 탈착되고, H가 치환되어 SiO2막으로 이루어지는 고형화된 PSZ막이 형성된다.
PSZ막은 HDP 산화막에 비하여 매립 특성은 매우 양호하나, 습식 에천트(wet etchant)에 대해 식각 속도가 빨라 후속한 공정에서 사용되는 습식 에천트에 노출되게 되면 급격하게 손실되어 소자적인 문제가 유발되는 단점이 있다. 이에, 후속 공정에서 PSZ막이 노출되지 않도록 PSZ막의 두께를 낮출 필요가 있다. 이는 후술하기로 한다.
도 1e를 참조하면, 제2 절연막(118)에 대한 평탄화 공정을 실시하여 트렌치(112)가 형성된 영역 이외의 부분에 형성된 측벽 산화막(114), 제1 절연막(116) 및 제2 절연막(118)을 제거한다. 평탄화 공정은 화학적기계적연마(Chemical Mechanical Polshing; CMP) 공정을 이용하여 실시하는 것이 바람직하며, 소자 분리 마스크(106)의 소자 분리용 질화막(108)이 노출되는 시점까지 식각 공정을 실시하는 것이 바람직하다.
한편, 제2 절연막(118)에 대한 평탄화 공정을 실시한 후에는 제2 절연막(118)의 치밀화를 도와 제2 절연막(118)의 식각 비(etch rate)를 제어할만한 수준으로 낮추기 위해 큐어링 공정을 더 실시할 수 있다. 이때, 큐어링 공정은 저온 스팀 어닐 방식과 고온 N2 어닐 방식의 혼합 방식을 이용하여 진행할 수 있으며, 다른 방식을 이용하여 진행하더라도 무관하다.
도 1f를 참조하면, 제2 절연막(118)의 두께를 낮추기 위한 식각 공정을 실시 한다. 식각 공정은 습식 식각 공정으로 실시하며, 바람직하게 습식 에치백(wet etchback) 공정으로 실시할 수 있다. 습식 에치백 공정 시 식각액으로는 BOE(Buffered Oxide Etchant) 또는 HF를 사용할 수 있다. 이때, 습식 에치백 공정은 후속한 갭 필 마진을 확보하고, 식각 선택비를 확보할 목적으로 공정 시간을 적절히 조절하여 제2 절연막(118)이 활성 영역의 반도체 기판(100) 표면보다 낮아지도록 실시한다.
따라서, 식각 공정에 의해 제1 절연막(116)보다 식각 비가 높은 제2 절연막(118)이 빠르게 식각되어 제2 절연막(118)의 두께가 낮아져 후속한 증착 공정의 갭 필 마진이 확보된다. 이때, 터널 절연막(102)의 측벽에는 제2 절연막(118)보다 식각 비가 낮은 제1 절연막(116)이 형성되므로 제2 절연막(118) 식각 시 터널 절연막(102)은 노출되지 않고 제1 절연막(116)에 의해 보호되게 된다. 그러나, 제2 절연막(118) 식각 과정에서 제1 절연막(116) 및 측벽 산화막(114)이 함께 식각되어 도전막(104)의 측벽 일부가 노출된다.
도 1g를 참조하면, 제2 절연막(118)을 포함한 소자 분리용 질화막(108) 상에 라이너 형태의 제3 절연막(120)을 형성한다. 바람직하게, 제3 절연막(120)은 HDP 산화막을 이용하여 150 내지 1000Å의 두께로 형성한다.
하지만, 상술한 바와 같이, HDP 산화막으로 이루어진 제3 절연막(120)을 형성할 경우에는 HDP 방식의 증착 특성상 반도체 기판(100)의 센터(center) 영역을 제외한 나머지 영역에서 에지(edge)쪽에 가까운 트렌치(112) 측벽의 두께가 낮아져 제3 절연막(120)이 경사지게 증착된다. 즉, HDP 증착 시 샤워 헤드(shower head)를 이용한 소스 가스(source gas)의 공급이 반도체 기판(100)의 중앙 상단에서 이루어지기 때문에 에지쪽으로 갈수록 SiO2의 떨어지는 방향이 약간 경사지게 트렌치(112) 내부로 들어가는 방향을 가져 비대칭의 불균형(unbalance)한 증착이 이루어진다.
이로 인해, 제3 절연막(120)은 터널 절연막(102), 도전막(104) 및 소자 분리용 질화막(108)의 측벽에서보다 트렌치(112) 내부 및 활성 영역 상부에서 보다 두껍게 형성되며, 반도체 기판(100)의 센터 영역에 가까운 도전막(104)의 측벽에서 보다 에지 영역에 가까운 도전막(104)의 측벽에서 얇게 형성된다. 그리고, 이때 반도체 기판(100)의 에지 영역에 가까운 도전막(104)의 일측벽에서는 수직 방향의 오목한 부분인 모트(moat, A)가 발생된다.
도 1h를 참조하면, 도전막(104) 측벽의 절연막을 최소화하고 트렌치(112) 저면을 바텀 업(bottom-up) 시켜 소자 분리 영역의 종횡비가 증가되도록 제3 절연막(120)의 일부를 식각하기 위한 식각 공정을 실시한다. 식각 공정은 습식 식각 공정으로 실시할 수 있으며, 바람직하게 습식 에치백(wet etchback) 공정으로 실시할 수 있다. 이때, 습식 에치백 공정 시 식각액으로는 500:1 내지 50:1의 희석된 불산(Dilute HF)을 사용할 수 있다.
이로써, 식각 공정에 의해 도전막(104) 측벽의 제3 절연막(120)이 제거되어 도전막(104) 측벽 일부가 노출되고, 트렌치(112)가 형성된 영역의 제2 절연막(118) 상부 및 활성 영역의 소자 분리용 질화막(108) 상에는 일부 제3 절연막(120)이 잔류된다. 그러나, 제3 절연막(120) 식각 공정 시 모트(도 1g의 A)가 발생된 부분도 식각액에 의해 함께 식각되면서 초기 발생 시보다 더 오목하게 패인 프로파일을 갖는 모트(A')로 변경된다.
도 1i를 참조하면, 모트(A')가 채워지도록 트렌치(112)가 형성된 영역에 잔류된 제3 절연막(120)의 가장자리 상부에 제4 절연막(122)을 형성한다. 제4 절연막(122)은 모트(A')를 효율적으로 메울 수 있도록 화학기상증착(Chemical Vapor Deposition; LPCVD) 방법, 바람직하게 저압화학기상증착(Low Pressure Chemical Vapor Deposition; LPCVD) 방법을 이용한 LPCVD 산화막으로 형성할 수 있다. 이때, LPCVD 산화막의 경우 HTO(High Temperature Oxide)막 또는 TEOS(Tetra Ethyl Ortho Silicate)막 등을 이용하여 50 내지 200Å의 두께로 형성할 수 있다.
LPCVD 산화막은 보통 매립 특성이 있는데, 모트(도 1h의 A')가 발생된 부분 같은 경우 전체적으로 두께 증가가 이루어지다가 일정 두께 이상이 되어 도전막(104)의 측벽에서 형성되는 두 박막 표면이 만나면 양쪽에 각각 공급되던 소스(source)가 만나 +α효과가 나서 다른 곳 대비하여 증착 속도가 좀더 빨라지는 효과가 있다. 그리고, 이후에 계속된 증착으로 매립된 부분이 평탄화되는 특성을 보이기도 한다.
또한, LPCVD 증착은 기상반응을 통해 SiO2를 만들고 이를 기판에 붙이는 방식인데, 저압인 경우 깁스 자유 에너지(Gibbs' free energy)가 낮은 방향으로 증착이 유도된다. 즉, 모트가 발생된 부분은 메우고 모난 곳은 둥글게 만들고 하는 현상이 분자 스스로의 이동(migration)을 통해 이루어지게 된다.
따라서, LPCVD 산화막으로 이루어진 제4 절연막(122)을 이용하여 HDP 산화막의 증착 특성에 기인된 모트(A')를 균등하게 매립하여 하부 단차 및 토폴로지(topology)를 완화할 수 있다.
도 1j를 참조하면, 제4 절연막(122)를 스페이서 형태로 잔류시키기 위한 식각 공정을 실시한다. 여기서, 식각 공정은 건식 식각 공정으로 실시할 수 있으며, 바람직하게 스페이서 식각 공정으로 실시할 수 있다.
이로써, 스페이서 식각 공정에 의해 제4 절연막(122)의 수평부는 모두 제거되고, 수평부에 비해 두껍게 증착된 수직부가 잔류되어 도전막(104) 및 소자 분리용 질화막(108)의 측벽에 제4 절연막(122)이 스페이서 형태로 잔류되면서 포지티브 슬로프(positive slope)를 갖는다. 이 경우, 제4 절연막(122)은 스페이서 형태로 도전막(104)의 측벽에 30 내지 150Å의 두께로 잔류되도록 한다.
그리고 이때, HDP 산화막으로 이루어진 제3 절연막(120)에 의해 모트(A')가 발생된 부분은 매립되어 있는 상태로 보존된다. 따라서, 후속한 증착 공정 시의 보이드(void) 유발 요인을 사전에 제거하고, 후속한 갭 필 시 충분한 공간과 슬로프를 확보하여 결함 발생을 방지할 수 있다.
한편, 도시하지 않았으나 제4 절연막(122)을 스페이서 형태로 잔류시킨 후에 BOE 또는 희석된 HF를 이용한 습식 딥 아웃(wet dip out) 공정을 더 실시하여 트렌치(112) 영역 내 공간을 충분히 확보하여 후속한 갭 필 마진을 더욱 확보할 수도 있다.
도 1k를 참조하면, 스페이서 형태로 잔류된 제4 절연막(122)을 포함하는 전 체 구조 상부에 제5 절연막(124)을 형성한다. 제5 절연막(124)은 HDP 산화막으로 형성할 수 있다.
도 1l을 참조하면, 제3, 제4 및 제4 절연막(120, 122, 124)에 대한 평탄화 공정을 실시하여 트렌치(112)가 형성된 영역 이외의 부분에 형성된 제3, 제4 및 제4 절연막(120, 122, 124)을 제거한다. 평탄화 공정은 CMP 공정을 이용하여 실시하는 것이 바람직하며, 소자 분리용 질화막(108)이 노출되는 시점까지 식각 공정을 실시하는 것이 바람직하다.
이로써, 트렌치(112)가 형성된 영역에 측벽 산화막(114), 제1 내지 제5 절연막(116, 118, 120, 122, 124)을 포함하여 이루어지는 소자 분리막(126)이 형성된다.
상기한 바와 같이, 본 발명의 일 실시예에 따른 소자 분리막(126) 형성 시 스페이서 형태로 잔류된 제4 절연막(122)을 통해 HDP 방식의 증착 특성에 의해 제3 절연막(120)에 발생된 모트(A')가 충분히 채워져 보이드 생성이 억제된다.
도 1m을 참조하면, 소자 분리용 질화막(108) 제거 공정을 실시한다. 제거 공정은 습식 식각 공정으로 실시할 수 있으며, 바람직하게 HF 용액 및 인산(H3PO4) 용액 사용하는 습식 딥 아웃(wet dip out) 공정으로 실시할 수 있다.
이로써, 소자 분리용 질화막(108)이 선택적으로 제거되어 도전막(104)의 상부 표면이 노출되고, 소자 분리막(126)의 측벽도 함께 노출되어 소자 분리막(126)이 돌출된 형태로 잔류된다. 하지만, 소자 분리용 질화막(108) 제거를 위한 식각 과정에서 제3 및 제4 절연막(122, 124)의 일부도 함께 식각되어 소자 분리막(126)의 돌출부가 낮아진다.
그러나, 본 발명에서는 소자 분리막(126) 형성 시 보이드 발생이 억제되어 소자 분리용 질화막(108) 제거 과정에서 소자 분리막(126)의 손실에 의해 도전막(104) 측벽이 노출되지 않기 때문에 도전막(104)의 측벽 어택(attack)이 방지되어 도전막(104)의 측벽 손실(loss)이 방지된다.
이처럼, 도전막(104)의 측벽 손실이 방지될 경우 도전막(104)의 면적이 감소되는 것을 방지하여 셀 커플링 비(couplig ratio)의 저하를 방지함에 따라 소자의 동작 특성 저하를 방지할 수 있다.
도 1n을 참조하면, 셀 영역의 소자 분리막(126)의 유효 필드 높이(Effective Field Height; EFH)를 제어하기 위한 식각 공정을 실시한다. 여기서, 식각 공정은 HF를 포함한 용액을 사용하여 소자 분리막(126)의 상부를 일정 두께만큼 식각한다. 이로 인해 도전막(104)의 상부 측벽이 노출된다. 이때, 식각 공정은 터널 절연막(102)에 대한 싸이클링(cycling) 특성을 개선하기 위해 소자 분리막(126)이 활성 영역의 반도체 기판(100) 표면보다 높게 잔류되도록 실시하는 것이 바람직하다.
한편, 본 발명의 일 실시예에서는 소자 분리용 질화막(108)을 제거한 후 EFH 조절을 위한 식각 공정을 실시하였으나, EFH 조절을 위한 식각 공정을 실시한 후 소자 분리용 질화막(108) 제거 공정을 실시할 수도 있다.
본 발명은 상기에서 서술한 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 상기의 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 따라서, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
도 1a 내지 도 1n는 본 발명의 일 실시예에 따른 플래시 메모리 소자의 소자 분리막 형성 방법을 설명하기 위한 공정 단면도들이다.
<도면의 주요부분에 대한 부호의 설명>
100 : 반도체 기판 102 : 터널 절연막
104 : 도전막 106 : 소자 분리 마스크
108 : 소자 분리용 질화막 110 : 하드 마스크막
112 : 트렌치 114 : 측벽 산화막
116 : 제1 절연막 118 : 제2 절연막
120 : 제3 절연막 122 : 제4 절연막
124 : 제5 절연막 126 : 소자 분리막

Claims (23)

  1. 소자 분리 마스크를 이용한 식각 공정으로 반도체 기판의 소자 분리 영역에 트렌치를 형성하는 단계;
    상기 트렌치의 하부에 제1 절연막을 형성하는 단계;
    상기 제1 절연막을 포함한 상기 반도체 기판 상에 제2 절연막을 형성하는 단계;
    상기 소자 분리 영역에서 종횡비가 증가하도록 상기 제2 절연막의 식각 공정을 실시하는 단계; 및
    상기 제2 절연막에 발생된 모트(moat)가 채워지도록 상기 제2 절연막의 가장자리 상부에 제3 절연막을 형성하는 단계를 포함하는 반도체 소자의 소자 분리막 형성 방법.
  2. 제 1 항에 있어서,
    상기 제2 절연막은 HDP 산화막으로 형성되는 반도체 소자의 소자 분리막 형성 방법.
  3. 제 1 항에 있어서,
    상기 식각 공정은 습식 에치백 공정으로 실시되는 반도체 소자의 소자 분리막 형성 방법.
  4. 제 3 항에 있어서, 상기 습식 에치백 공정 후,
    상기 제2 절연막은 상기 반도체 기판의 센터 영역보다 에지 영역에 가까운 상기 트렌치 측벽의 두께가 낮아져서 비대칭적으로 경사지게 형성되는 반도체 소자의 소자 분리막 형성 방법.
  5. 제 1 항에 있어서,
    상기 제3 절연막은 저압화학기상증착 방식을 이용한 산화막으로 형성되는 반도체 소자의 소자 분리막 형성 방법.
  6. 제 5 항에 있어서,
    상기 저압화학기상증착 방식을 이용한 산화막은 HTO막 또는 TEOS막으로 형성되는 반도체 소자의 소자 분리막 형성 방법.
  7. 제 1 항에 있어서,
    상기 제3 절연막은 상기 반도체 기판의 활성 영역에 형성된 도전막의 측벽에 스페이서 형태로 잔류되는 반도체 소자의 소자 분리막 형성 방법.
  8. 제 1 항에 있어서, 상기 제3 절연막을 형성하는 단계는,
    상기 제2 절연막에 발생된 모트가 채워지도록 상기 제2 절연막 상에 저압화 학기상증착 방법으로 제3 절연막을 증착하는 단계; 및
    상기 제3 절연막이 스페이서 형태로 잔류되도록 상기 제3 절연막의 식각 공정을 실시하는 단계를 포함하는 반도체 소자의 소자 분리막 형성 방법.
  9. 제 1 항에 있어서,
    상기 제1 절연막은 HDP 산화막과 PSZ막의 적층막으로 형성되는 반도체 소자의 소자 분리막 형성 방법.
  10. 제 1 항에 있어서,
    상기 제1 절연막은 HTO막과 PSZ막의 적층막으로 형성되는 반도체 소자의 소자 분리막 형성 방법.
  11. 제 9 항에 있어서, 상기 제1 절연막을 형성하는 단계는,
    상기 트렌치의 일부가 채워지도록 상기 트렌치를 포함한 상기 반도체 기판 상에 상기 HDP 산화막을 형성하는 단계;
    상기 트렌치가 채워지도록 상기 HDP 산화막 상에 PSZ막을 형성하는 단계;
    상기 트렌치 영역에만 상기 HDP 산화막 및 상기 PSZ막이 잔류되도록 평탄화 식각 공정을 실시하는 단계; 및
    상기 PSZ막의 높이를 낮추는 식각 공정을 실시하는 단계를 포함하는 반도체 소자의 소자 분리막 형성 방법.
  12. 제 10 항에 있어서, 상기 제1 절연막을 형성하는 단계는,
    상기 트렌치의 일부가 채워지도록 상기 트렌치를 포함한 상기 반도체 기판 상에 HTO막을 형성하는 단계;
    상기 트렌치가 채워지도록 상기 HTO막 상에 PSZ막을 형성하는 단계;
    상기 트렌치 영역에만 상기 HTO막 및 상기 PSZ막이 잔류되도록 평탄화 식각 공정을 실시하는 단계; 및
    상기 PSZ막의 높이를 낮추는 식각 공정을 실시하는 단계를 포함하는 반도체 소자의 소자 분리막 형성 방법.
  13. 제 11 항 또는 제 12 항에 있어서,
    상기 PSZ막은 PSZ 물질을 코팅한 후 큐어링하여 형성되는 반도체 소자의 소자 분리막 형성 방법.
  14. 제 13 항에 있어서,
    상기 큐어링은 스팀 어닐 방식과 N2 어닐 방식의 혼합 방식을 이용하는 반도체 소자의 소자 분리막 형성 방법.
  15. 제 11 항 또는 제 12 항에 있어서,
    상기 PSZ막의 높이를 낮추는 식각 공정 전, 평탄화된 상기 PSZ막을 큐어링하는 단계를 더 포함하는 반도체 소자의 소자 분리막 형성 방법.
  16. 제 15 항에 있어서,
    상기 큐어링은 스팀 어닐 방식과 N2 어닐 방식의 혼합 방식을 이용하는 반도체 소자의 소자 분리막 형성 방법.
  17. 제 1 항에 있어서, 상기 제3 절연막 형성 후,
    상기 트렌치 영역 내 공간을 확보하기 위하여 상기 제3 절연막의 식각 공정을 실시하는 단계를 더 포함하는 반도체 소자의 소자 분리막 형성 방법.
  18. 제 1 항에 있어서, 상기 제3 절연막 형성 후,
    상기 제3 절연막을 포함한 상기 반도체 기판 상에 제4 절연막을 형성하는 단계;
    상기 트렌치가 형성된 영역에만 상기 제3 및 제4 절연막이 잔류되도록 평탄화 식각 공정을 실시하여 소자 분리막을 형성하는 단계;
    상기 소자 분리 마스크를 제거하는 단계; 및
    EFH를 조절하기 위해 상기 소자 분리막의 식각 공정을 실시하는 단계를 포함하는 반도체 소자의 소자 분리막 형성 방법.
  19. 제 18 항에 있어서,
    상기 소자 분리 마스크 제거 시, 상기 제3 절연막이 상기 반도체 기판의 활성 영역에 형성된 도전막의 측벽에 스페이서 형태로 잔류되어 상기 도전막의 측벽을 보호하는 반도체 소자의 소자 분리막 형성 방법.
  20. 소자 분리 영역에는 트렌치가 형성되고, 활성 영역에는 터널 절연막 및 도전막을 포함하는 다층막이 형성된 반도체 기판이 제공되는 단계;
    상기 트렌치의 하부에 제1 절연막을 형성하는 단계;
    상기 제1 절연막을 포함한 상기 반도체 기판 상에 제2 절연막을 형성하는 단계;
    상기 소자 분리 영역에서 종횡비가 증가하도록 식각 공정을 실시하는 단계; 및
    상기 제2 절연막에 발생된 모트가 채워지도록 상기 제2 절연막의 가장자리 상부에 제3 절연막을 형성하는 단계를 포함하는 반도체 소자의 소자 분리막 형성 방법.
  21. 제 20 항에 있어서,
    상기 제3 절연막은 저압화학기상증착 방식을 이용한 산화막으로 형성되는 반도체 소자의 소자 분리막 형성 방법.
  22. 제 21 항에 있어서,
    상기 저압화학기상증착 방식을 이용한 산화막은 HTO막 또는 TEOS막으로 형성되는 반도체 소자의 소자 분리막 형성 방법.
  23. 제 20 항에 있어서,
    상기 소자 분리 마스크 제거 시, 상기 제3 절연막이 상기 도전막의 측벽에 스페이서 형태로 잔류되어 상기 도전막의 측벽을 보호하는 반도체 소자의 소자 분리막 형성 방법.
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