KR100932336B1 - 플래시 메모리 소자의 소자 분리막 형성 방법 - Google Patents

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Abstract

본 발명은 플래시 메모리 소자의 소자 분리막 형성 방법에 관한 것으로, 반도체 기판상에 터널 절연막, 도전막을 순차적으로 적층하는 단계와, 상기 도전막 상에 산화막 및 질화막을 순차적으로 적층한 후 식각하여 하드 마스크 패턴을 형성하는 단계와, 상기 하드 마스크 패턴을 이용한 식각 공정으로 상기 도전막, 상기 터널 절연막 및 상기 반도체 기판을 식각하여 트렌치를 형성하는 단계와, 상기 트렌치에 제1 절연막을 형성하는 단계와, 상기 질화막이 노출되도록 평탄화 공정을 실시하는 단계와, 상기 질화막을 제거하는 단계와, 상기 산화막 및 상기 제1 절연막을 제거하는 단계 및 상기 질화막 및 산화막 제거 후 상기 트렌치 내부를 제2 절연막으로 채워 소자 분리막을 형성하는 단계를 포함하는 것을 특징으로 하기 때문에, 트렌치의 종횡비를 감소시켜 트렌치를 절연막으로 갭필할 때 보이드가 발생하는 것을 방지할 수 있다.
트렌치, 갭필, 종횡비, 소자 분리막

Description

플래시 메모리 소자의 소자 분리막 형성 방법{Method of forming isolation film of flash memory device}
본 발명은 플래시 메모리 소자의 소자 분리막 형성 방법에 관한 것으로, 특히 보이드 발생을 방지하는 플래시 메모리 소자의 소자 분리막 형성 방법에 관한 것이다.
반도체 회로에서는 반도체 기판 상부에 형성된 단위소자, 예컨대 트랜지스터, 다이오드 또는 저항 등을 소자 분리 공정을 통해 전기적으로 분리하는 것이 필요하다. 이러한 소자 분리 공정은 모든 반도체 제조 공정 단계에 있어서 초기 단계의 공정으로서, 액티브 영역의 사이즈 및 후속 단계의 공정 마진을 좌우하게 된다.
이러한 소자 분리 공정으로 반도체 부분 산화법(LOCal Oxidation of Silicon; 이하 LOCOS라 함)이 많이 사용되어 왔다. 그러나, 이러한 LOCOS 소자 분리에 의하면 반도체 기판의 선택적 산화시 마스크로 사용되는 질화막 하부에서 패드 산화막의 측면으로 산소가 침투하면서 필드 산화막의 끝부분에 버즈 비크(bird's beak)가 발생하게 된다. 이러한 버즈 비크에 의해 필드 산화막이 버즈 비크의 길이만큼 액티브 영역으로 확장되기 때문에, 채널 길이가 짧아지게 되어 문 턱 전압(threshold voltage)이 증가하게 되므로 예컨대, 트랜지스터 등의 전기적 특성을 악화시키는 문제점이 발생하게 된다.
이에 따라, 소자 분리 공정으로 트렌치 소자 분리(Shallow Trench Isolation, 이하 STI라 함) 공정이 선보이게 되었다. 트렌치 소자 분리 공정은 반도체 소자의 디자인 룰(design rule)의 감소에 따른 필드 산화막의 열화와 같은 공정의 불안정 요인과, 버즈 비크에 따른 액티브 영역의 감소와 같은 문제점을 근본적으로 해결할 수 있는 소자 분리 공정으로 부각되고 있다.
도 1은 종래 기술에 따른 플래시 메모리 소자의 소자 분리막 형성 방법을 설명하기 위한 소자의 단면도이다.
도 1을 참조하면, 반도체 기판(10) 상에 터널 절연막(11) 및 플로팅 게이트용 폴리 실리콘막(12)을 형성하고, 이를 선택 식각하여 반도체 기판(10)의 소자 분리 영역을 노출시킨 다음, 노출된 반도체 기판(10)을 식각함으로써 트렌치(13)를 형성한다. 이어 트렌치(13)를 절연막으로 채워 소자 분리막(14)을 형성한다.
여기서, 소자 분리막(14) 형성 전에 일련의 트렌치(13) 측벽 희생 산화 공정(건식 식각에 의한 반도체 표면의 식각 결함의 제거 목적) 및 트렌치(13) 측벽 재산화 공정 등을 실시하는 바, 여기서는 설명의 간략화를 위해 생략하였다.
그런데, 최근 고집적화되는 플래시 메모리 소자의 집적도를 높이기 위하여 60nm이하로 소자의 크기를 줄이고 있으며, 이에 따라 SA-STI(Self Aligned Shallow Trench Isolation) 공정을 이용하는 플래시 메모리는 더 이상 HDP 산화막을 이용한 갭필 마진의 확보가 어렵다. 이로 인하여 트렌치 내부에 보이드(void; A) 또는 심(seam; B)이 발생하여 플래시 메모리 소자의 전기적 특성을 열화시킨다.
본 발명은 트렌치를 절연막으로 갭필하기 전에 트렌치를 형성하기 위한 하드 마스크 패턴을 제거함으로써 트렌치의 종횡비를 감소시킬 수 있다.
본 발명의 일실시예에 따른 플래시 메모리 소자의 소자 분리막 형성 방법은, 반도체 기판상에 터널 절연막 및 도전막을 순차적으로 적층하는 단계와, 상기 도전막 상에 산화막 및 질화막을 순차적으로 적층한 후 식각하여 하드 마스크 패턴을 형성하는 단계와, 상기 하드 마스크 패턴을 이용한 식각 공정으로 상기 도전막, 상기 터널 절연막 및 상기 반도체 기판을 식각하여 트렌치를 형성하는 단계와, 상기 트렌치에 제1 절연막을 형성하는 단계와, 상기 질화막이 노출되도록 평탄화 공정을 실시하는 단계와, 상기 질화막을 제거하는 단계와, 상기 산화막 및 상기 제1 절연막을 제거하는 단계 및 상기 질화막 및 산화막 제거 후,상기 트렌치 내부를 제2 절연막으로 채워 소자 분리막을 형성하는 단계를 포함하는 것을 특징으로 한다.
본 발명의 다른 실시예에 따른 플래시 메모리 소자의 소자 분리막 형성 방법은, 반도체 기판상에 터널 절연막, 도전막을 순차적으로 적층하는 단계와, 상기 도전막 상에 제1 질화막, 산화막 및 제2 질화막을 순차적으로 적층한 후 식각하여 하드 마스크 패턴을 형성하는 단계와, 상기 하드 마스크 패턴을 이용한 식각 공정으로 상기 도전막, 상기 터널 절연막 및 상기 반도체 기판을 식각하여 트렌치를 형성하는 단계와, 상기 트렌치에 제1 절연막을 형성하는 단계와, 평탄화 공정을 실시하여 상기 하드 마스크 패턴의 상부를 노출시키는 단계와, 상기 하드 마스크 패턴 중 상기 제2 질화막을 제거하는 단계와, 상기 제1 절연막을 제거하는 단계 및 상기 트렌치 내부를 제2 절연막으로 채워 소자 분리막을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 제1 질화막은 50∼1000Å의 두께, 상기 산화막은 50∼500Å의 두께, 상기 제2 질화막은 50∼1000Å의 두께로 형성할 수 있다. 상기 트렌치 형성 단계 후, 상기 트렌치 측벽에 월 산화막을 형성하는 단계를 더 포함할 수 있다. 상기 월 산화막은 레디컬 산화 또는 플라즈마 산화 또는 c-WVG 방식을 이용하여 형성할 수 있다. 상기 트렌치의 측벽 및 저면에 라이너 산화막을 형성하는 단계를 더 포함할 수 있다. 상기 라이너 산화막은 고밀도 플라즈마 증착 방식을 이용한 HDP 산화막으로 형성할 수 있다. 상기 제1 절연막은 상기 라이너 산화막에 비해 습식 식각 속도가 빠를 수 있다. 상기 제1 절연막은 매엽식의 DCS-HTO막 또는 PSG막 또는 SOG막으로 형성할 수 있다. 상기 매엽식의 DCS-HTO막은 700 ~ 850℃의 온도 범위에서 50 ~ 500 Torr의 압력에서 형성할 수 있다. 상기 매엽식의 DCS-HTO막은 산소 소스 가스는 N2O를, 실리콘 소스 가스로 DCS(SiH2Cl2)를 이용하며, 퍼지 및 반송가스로는 질소 및 아르곤 가스를 이용하여 형성할 수 있다. 상기 제1 절연막은 저압 화학 기상 증착(Low Pressure Chemical Vapor Deposition; LPCVD) 방법으로 형성되는 산화막, SOG(Spin On Glass)막, PSG(Phospho-Silicate Glass)막, BPSG(Boro-Phospho Silicate Glass)막 중 어느 하나로 형성할 수 있다. 상기 저압 화학 기상 증착 방법으로 산화막을 형성할 때에는, 50∼500 Torr의 압력에서 산소 소스 가스로 N2O, 실리콘 소스 가스로 SiH4 또는 DCS(SiH2Cl2)를 사용하는 매엽식 장비에서 형성할 수 있다. 상기 제1 절연막을 제거할 때 상기 하드 마스크 패턴의 측벽에 잔류하던 상기 라이너 산화막이 제거될 수 있다. 상기 제1 절연막 및 상기 라이너 산화막 제거 공정은 HF 화합물 또는 BOE를 이용하여 실시할 수 있다. 상기 제1 절연막을 제거할 때 상기 산화막이 함께 제거될 수 있다. 상기 제2 절연막은 HDP 산화막으로 형성할 수 있다. 상기 제2 절연막은 한 번의 증착 또는 DED(DEP-ETCH-DEP), DWD(DEP-WET ETCH-DEP) 방식 중 하나로 실시할 수 있다.
본 발명의 일실시 예에 따르면, 트렌치의 종횡비를 감소시켜 트렌치를 절연막으로 갭필할 때 보이드가 발생하는 것을 방지할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허청구범위에 의해서 이해되어야 한다.
도 2a 내지 도 2g은 본 발명의 제1 실시예에 따른 플래시 메모리 소자의 소자 분리막 형성 방법을 설명하기 위한 소자의 단면도이다.
도 2a를 참조하면, 반도체 기판(200) 상에 터널 절연막(202), 플로팅 게이트용 도전막(204)을 형성한다. 플로팅 게이트용 도전막(204)은 불순물이 함유되지 않은 비정질 폴리 실리콘막과 불순물이 함유된 폴리 실리콘막으로 구성된 이중막으로 형성할 수 있다.
그리고, 플로팅 게이트용 도전막(204) 상에는 식각 선택비가 서로 다른 물질로 형성된 두 개의 막을 포함하는 하드 마스크 막을 형성한다. 이러한 하드 마스크막은 산화막(206) 및 질화막(208)으로 형성될 수 있다.
도 2b을 참조하면, 질화막(208), 산화막(206)을 선택적으로 식각하여 하드 마스크 패턴(209)을 형성한다. 하드 마스크 패턴(209)은 반도체 기판(200)의 소자 분리 영역이 오픈되도록 형성한다. 그리고, 하드 마스크 패턴(209)을 이용한 식각 공정으로 플로팅 게이트용 도전막(204), 터널 절연막(202) 및 반도체 기판(200)을 순차적으로 식각하여 트렌치(210)를 형성한다.
도 2c를 참조하면, 산화 공정을 진행하여 트렌치(210)를 포함한 전체 구조 상에 월 산화막(212)을 형성한다. 월 산화막(212)은 래디컬 산화 또는 플라즈마 산화 또는 c-WVG 방식을 이용하여 형성할 수 있다. 월 산화막(212)은 트렌치 식각 공정시 발생하는 식각 데미지를 완화시키며 액티브 영역의 CD를 감소시키기 위하여 형성한다.
이후, 월 산화막(212)을 포함한 전체 구조상에 라이너 산화막(214)을 형성한다. 라이너 산화막(214)은 HDP 산화막을 사용하여 형성하는 것이 바람직하다. 라이너 산화막(214)은 고밀도 플라즈마 증착 방식을 이용하여 형성하는 것이 바람직하 다. 이때 라이너 산화막(214)은 트렌치(210)의 측벽의 두께보다 저면의 두께가 약 10배 두껍게 형성되어, 라이너 산화막(214)의 저면은 1000∼1500Å의 두께로 형성하는 것이 바람직하다.
도 2d를 참조하면, 라이너 산화막(214)을 포함한 전체 구조상에 제1 절연막(216)을 형성하여 트렌치(210) 내부를 갭필한다. 제1 절연막(216)은 매엽식의 DCS-HTO막, PSG(Phospho-Silicate Glass)막 또는 SOG(Spin On Glass)막 중 어느 하나로 형성하는 것이 바람직하다.
이때, 제1 절연막(216)을 형성할 때 사용되는 가스 비율에 따라 습식 식각 속도 조절이 가능함을 이용하여, 제1 절연막(216)을 형성할 때에는 습식 식각 속도가 매우 빠른 조건으로 가스 비율을 조절하는 것이 바람직하다. 예를 들면, PSG막의 경우는 일반적으로 P농도가 높을수록 습식 식각 속도가 빠르기 때문에, P농도를 높여서 형성된 PSG막은 습식 식각 속도가 빠르다. 이에 따라, 제1 절연막(216)으로써 형성되는 매엽식의 DCS-HTO막 또는 PSG막 또는 SOG막은 열적 산화막, 예를 들면 라이너 산화막(214)에 비해 습식 식각 속도가 10∼200배 빠른 특성을 갖게 된다.
매엽식의 DCS-HTO막은 700∼850℃의 온도와 50∼500 Torr의 압력에서 형성하며 산소 소스 가스는 N2O를, 실리콘 소스 가스로 DCS (SiH2Cl2)를 이용하고 퍼지 및 반송 가스로는 질소 및 아르곤 가스를 이용하여 실시하는 것이 바람직하다.
도 2e를 참조하면, 질화막(208; 도 1d 참조)의 상부가 노출되도록 제1 절연막(216; 도 1d 참조), 라이너 산화막(214) 및 월 산화막(212)에 대해 화학 기계적 연마(Chemical Mechanical Polishing; CMP) 공정을 실시한다. 이때 질화막(208; 도 1d 참조)이 식각 정지막으로써 역할을 한다. 그리고, 노출된 질화막(208; 도 2d 참조)을 인산을 이용한 식각 공정으로 제거한다. 이때, 트렌치(210)의 저면에 형성된 라이너 산화막(214)은 제1 절연막(216; 도 2d 참조)에 의해 보호된다.
이후, 옥사이드 에천트(oxide echant)를 이용한 습식 식각으로 제1 절연막(216; 도 2d 참조) 및 플로팅 게이트용 도전막(204) 상에 있는 산화막(206)을 제거한다. 옥사이드 에천트는 HF 화합물 또는 BOE를 사용하는 것이 바람직하다. 이때 습식 식각 시간은 플로팅 게이트용 도전막(204)의 측벽에 잔류하는 라이너 산화막(214)이 에천트에 노출이 되지 않도록 짧게 실시하여, 트렌치(210)의 측벽에 증착되어 있는 라이너 산화막(214)이 완전히 제거되지 않도록 한다. 그러나, 이때 제1 절연막(216; 도 2d 참조)과 질화막(208; 도 2d 참조)의 측벽에 증착되어 있던 라이너 산화막(214)은 제거되는 것이 바람직하다. 예를 들어, 매엽식의 DCS-HTO막으로 제1 절연막(216; 도 2d 참조)을 형성할 때, 전술한 바와 같이 막 형성시 가스의 비율을 조절하여 200:1 농도의 HF 화합물로 30초 동안 식각 공정을 실시할 때 2000Å 정도 제거되도록 증착하였다고 가정하면, 이 조건을 이용하여 제1 절연막(216; 도 2d 참조)은 30초 이하의 시간에서 제거가 가능하다. 또한, 제1 절연막(216; 도 2d 참조) 제거시 노출되는 상부의 라이너 산화막(214)의 경우 플로팅 게이트용 도전막(204) 측벽에 있는 라이너 산화막(214)보다 빨리 제거시킬 수 있게 된다. 이로 인하여 트렌치(210) 내부의 종횡비가 낮아져 후속 갭필 공정시 보이드 발생을 억제할 수 있다.
도 2f을 참조하면, 전체 구조상에 제2 절연막(218)을 형성하여 트렌치(210) 내부를 갭필한다. 이때 하드 마스크 패턴(209; 도 2e 참조)이 제거되었기 때문에, 트렌치(210)의 종횡비가 낮아져 제2 절연막(218)에 보이드나 심이 발생하지 않는다. 제2 절연막(218)은 HDP 산화막으로 형성하는 것이 바람직하다. 제2 절연막(218)은 최종 종횡비에 따라 한번의 증착 방식 또는 DED(DEP-ETCH-DEP), DWD(DEP-WET ETCH-DEP) 방식 등으로 실시한다.
도 2g을 참조하면, 습식 식각을 통해 최종적으로 월 산화막(212), 라이너 산화막(214) 및 제2 절연막(218)의 높이를 조절하여 트렌치(210)에 월 산화막(212), 라이너 산화막(214) 및 제2 절연막(218)을 채운 소자 분리막을 형성한다.
도 3a 내지 도 3i는 본 발명의 제2 실시예에 따른 플래시 메모리 소자의 소자 분리막 형성 방법을 설명하기 위한 소자의 단면도이다.
도 3a를 참조하면, 반도체 기판(300) 상에 터널 절연막(302), 플로팅 게이트용 도전막(304)을 형성한다. 플로팅 게이트용 도전막(304)은 불순물이 함유되지 않은 비정질 폴리 실리콘막과 불순물이 함유된 폴리 실리콘막으로 구성된 이중막으로 형성할 수 있다.
그리고, 플로팅 게이트용 도전막(304) 상에는 식각 선택비가 서로 다른 막이 교호로 적층된 세 개의 막을 포함하는 하드 마스크막이 형성된다. 이러한 하드 마스크막은 제1 질화막(306), 산화막(308) 및 제2 질화막(310)으로 형성할 수 있다. 제1 질화막(306)은 50∼1000Å, 산화막(308)은 50∼500Å, 제2 질화막(310)은 50∼1000Å의 두께로 형성하는 것이 바람직하다. 특히 산화막(308)은 후속하는 공정에 서 제2 질화막(310)을 제거하기 위한 습식 식각 공정에서 식각 정지막으로써 역할을 할 수 있는 최소 두께로 형성하는 것이 바람직하다.
도 3b을 참조하면, 제2 질화막(310), 산화막(308), 제1 질화막(306)을 선택적으로 식각하여 하드 마스크 패턴(311)을 형성한 후, 하드 마스크 패턴(311)을 이용한 식각 공정으로 플로팅 게이트용 도전막(304), 터널 절연막(302) 및 반도체 기판(300)을 순차적으로 식각하여 트렌치(312)를 형성한다.
도 3c를 참조하면, 산화 공정을 진행하여 트렌치(312)를 포함한 전체 구조 상에 월 산화막(314)을 형성한다. 월 산화막(314)은 래디컬 산화 또는 플라즈마 산화 또는 c-WVG 방식을 이용하여 형성한다. 월 산화막(314)은 트렌치 식각 공정시 발생하는 식각 데미지를 완화시키며 액티브 영역의 CD를 감소시키기 위하여 형성한다. 이 후, 월 산화막(314)을 포함한 전체 구조상에 라이너 산화막(316)을 형성한다. 라이너 산화막(316)은 HDP 산화막을 사용하여 형성하는 것이 바람직하다.
도 3d를 참조하면, 라이너 산화막(316)을 포함한 전체 구조상에 제1 절연막(318)을 형성하여 트렌치(312) 내부를 갭필한다. 제1 절연막(318)은 저압 화학 기상 증착(Low Pressure Chemical Vapor Deposition; LPCVD) 방법으로 형성되는 산화막, SOG(Spin On Glass)막, PSG(Phospho-Silicate Glass)막, BPSG(Boro-Phospho Silicate Glass)막 중 어느 하나로 형성하는 것이 바람직하다. 이때, 형성되는 제1 절연막(318)은 라이너 산화막(316)에 비해 습식 식각 속도가 2∼1000배 빠른 특성을 갖도록 형성하는 것이 바람직하다.
제1 절연막(318)으로써 저압 화학 기상 증착 방법으로 산화막을 형성할 때에 는, 50∼500 Torr의 압력에서 산소 소스 가스로 N2O, 실리콘 소스 가스로 SiH4 또는 DCS(SiH2Cl2)를 사용하는 매엽식 장비에서 실시하는 것이 바람직하다.
도 3e를 참조하면, 제2 질화막(310)의 상부가 노출되도록 제1 절연막(318), 라이너 산화막(316) 및 월 산화막(314)의 상부에 대해 화학 기계적 연마(Chemical Mechanical Polishing; CMP) 공정을 실시한다. 이때 제2 질화막(310)이 식각 정지막으로써 역할을 한다. 이로써, 제1 절연막(318), 라이너 산화막(316) 및 월 산화막(314)은 트렌치(312)에만 잔류한다.
도 3f를 참조하면, 인산을 이용한 식각 공정으로 제2 질화막(310; 도 3e 참조)을 제거한다. 그리고, 산화막(308; 도 3e 참조) 및 제1 절연막(318; 도 3e 참조)을 옥사이드 에천트(oxide echant)를 이용한 습식 식각으로 제거한다. 옥사이드 에천트는 희석된 HF 또는 BOE를 사용하는 것이 바람직하다. 이때, 제1 질화막(306)은 식각 정지막으로써 역할을 하여 하부에 형성된 플로팅 게이트용 도전막(304)이 노출되지 않도록 한다.
한편, 산화막(308; 도 3e 참조)의 측벽에 형성된 라이너 산화막(316)과 월 산화막(314)도 상기 식각 공정을 제거될 수 있다.
도 3g를 참조하면, 트렌치(312)를 포함하는 제1 질화막(306) 상에 제2 절연막(320)을 형성하여 트렌치(312) 내부를 갭필한다. 이때, 제1 질화막(306)의 두께는 최소한으로 형성되기 때문에, 트렌치(312)의 종횡비를 감소시켜 제2 절연막(320)을 갭필할 때 트렌치(312)에 보이드가 발생하지 않는다. 제2 절연막(320)은 HDP 산화막으로 형성하는 것이 바람직하다. 제2 절연막(320)은 트렌치(312)의 종횡비에 따라 한번의 증착 또는 DED(DEP-ETCH-DEP), DWD(DEP-WET ETCH-DEP) 방식 등으로 형성할 수 있다.
도 3h를 참조하면, 제2 절연막(320) 상부에 대해 화학 기계적 연마 공정을 실시하여 평탄화한다.
도 3i를 참조하면, 인산을 이용한 식각 공정으로 제1 질화막(306; 도 3h 참조)을 제거한다. 그리고, 습식 식각을 통해 최종적으로 월 산화막(314), 라이너 산화막(316) 및 제2 절연막(320)의 높이를 조절하여 트렌치(312)에 월 산화막(314), 라이너 산화막(316) 및 제2 절연막(320)을 채운 소자 분리막을 형성한다.
본 발명의 기술 사상은 상기 바람직한 실시 예에 따라 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주지하여야 한다. 또한, 본 발명의 기술 분야에서 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
도 1은 종래 기술에 따른 플래시 메모리 소자의 소자 분리막 형성 방법을 설명하기 위한 소자의 단면도이다.
도 2a 내지 도 2g은 본 발명의 제1 실시예에 따른 플래시 메모리 소자의 소자 분리막 형성 방법을 설명하기 위한 소자의 단면도이다.
도 3a 내지 도 3i는 본 발명의 제2 실시예에 따른 플래시 메모리 소자의 소자 분리막 형성 방법을 설명하기 위한 소자의 단면도이다.
<도면의 주요 부분에 대한 부호 설명>
200 : 반도체 기판 202 : 터널 절연막
204 : 플로팅 게이트용 도전막 206 : 버퍼 산화막
208 : 질화막 210 : 트렌치
212 : 월 산화막 214 : 라이너 산화막
216 : 제1 절연막 218 : 제2 절연막

Claims (18)

  1. 반도체 기판상에 터널 절연막 및 도전막을 순차적으로 적층하는 단계;
    상기 도전막 상에 산화막 및 질화막을 순차적으로 적층한 후 식각하여 하드 마스크 패턴을 형성하는 단계;
    상기 하드 마스크 패턴을 이용한 식각 공정으로 상기 도전막, 상기 터널 절연막 및 상기 반도체 기판을 식각하여 트렌치를 형성하는 단계;
    상기 트렌치에 제1 절연막을 형성하는 단계;
    상기 질화막이 노출되도록 평탄화 공정을 실시하는 단계;
    상기 질화막을 제거하는 단계;
    상기 산화막 및 상기 제1 절연막을 제거하는 단계; 및
    상기 질화막 및 산화막 제거 후, 상기 트렌치 내부를 제2 절연막으로 채워 소자 분리막을 형성하는 단계를 포함하는 플래시 메모리 소자의 소자 분리막 형성 방법.
  2. 반도체 기판상에 터널 절연막, 도전막을 순차적으로 적층하는 단계;
    상기 도전막 상에 제1 질화막, 산화막 및 제2 질화막을 순차적으로 적층한 후 식각하여 하드 마스크 패턴을 형성하는 단계;
    상기 하드 마스크 패턴을 이용한 식각 공정으로 상기 도전막, 상기 터널 절연막 및 상기 반도체 기판을 식각하여 트렌치를 형성하는 단계;
    상기 트렌치에 제1 절연막을 형성하는 단계;
    평탄화 공정을 실시하여 상기 하드 마스크 패턴의 상부를 노출시키는 단계;
    상기 하드 마스크 패턴 중 상기 제2 질화막을 제거하는 단계;
    상기 제1 절연막 및 상기 산화막을 제거하는 단계; 및
    상기 트렌치 내부를 제2 절연막으로 채워 소자 분리막을 형성하는 단계를 포함하는 플래시 메모리 소자의 소자 분리막 형성 방법.
  3. 제2항에 있어서,
    상기 제1 질화막은 50∼1000Å의 두께, 상기 산화막은 50∼500Å의 두께, 상기 제2 질화막은 50∼1000Å의 두께로 형성하는 플래시 메모리 소자의 소자 분리막 형성 방법.
  4. 제1항 또는 제2항에 있어서,
    상기 트렌치 형성 단계 후, 상기 트렌치 측벽에 월 산화막을 형성하는 단계를 더 포함하는 플래시 메모리 소자의 소자 분리막 형성 방법.
  5. 제4항에 있어서,
    상기 월 산화막은 레디컬 산화 또는 플라즈마 산화 또는 c-WVG 방식을 이용하여 형성하는 플래시 메모리 소자의 소자 분리막 형성 방법.
  6. 제1항 또는 제2항에 있어서,
    상기 트렌치의 측벽 및 저면에 라이너 산화막을 형성하는 단계를 더 포함하는 플래시 메모리 소자의 소자 분리막 형성 방법.
  7. 제6항에 있어서,
    상기 라이너 산화막은 고밀도 플라즈마 증착 방식을 이용한 HDP 산화막으로 형성하는 플래시 메모리 소자의 소자 분리막 형성 방법.
  8. 제6항에 있어서,
    상기 제1 절연막은 상기 라이너 산화막에 비해 습식 식각 속도가 빠른 플래시 메모리 소자의 소자 분리막 형성 방법.
  9. 제1항에 있어서,
    상기 제1 절연막은 매엽식의 DCS-HTO막 또는 PSG막 또는 SOG막으로 형성하는 플래시 메모리 소자의 소자 분리막 형성 방법.
  10. 제9항에 있어서,
    상기 매엽식의 DCS-HTO막은 700 ~ 850℃의 온도 범위에서 50 ~ 500 Torr의 압력에서 형성하는 플래시 메모리 소자의 소자 분리막 형성 방법.
  11. 제9항에 있어서,
    상기 매엽식의 DCS-HTO막은 산소 소스 가스는 N2O를, 실리콘 소스 가스로 DCS(SiH2Cl2)를 이용하며, 퍼지 및 반송가스로는 질소 및 아르곤 가스를 이용하여 형성하는 플래시 메모리 소자의 소자 분리막 형성 방법.
  12. 제2항에 있어서,
    상기 제1 절연막은 저압 화학 기상 증착(Low Pressure Chemical Vapor Deposition; LPCVD) 방법으로 형성되는 산화막, SOG(Spin On Glass)막, PSG(Phospho-Silicate Glass)막, BPSG(Boro-Phospho Silicate Glass)막 중 어느 하 나로 형성하는 플래시 메모리 소자의 소자 분리막 형성 방법.
  13. 제12항에 있어서,
    상기 저압 화학 기상 증착 방법으로 산화막을 형성할 때에는, 50∼500 Torr의 압력에서 산소 소스 가스로 N2O, 실리콘 소스 가스로 SiH4 또는 DCS(SiH2Cl2)를 사용하는 매엽식 장비에서 형성하는 플래시 메모리 소자의 소자 분리막 형성 방법.
  14. 제6항에 있어서,
    상기 제1 절연막을 제거할 때 상기 하드 마스크 패턴의 측벽에 잔류하던 상기 라이너 산화막이 제거되는 플래시 메모리 소자의 소자 분리막 형성 방법.
  15. 제14항에 있어서,
    상기 제1 절연막 및 상기 라이너 산화막 제거 공정은 HF 화합물 또는 BOE를 이용하여 실시하는 플래시 메모리 소자의 소자 분리막 형성 방법.
  16. 제2항에 있어서,
    상기 제1 절연막을 제거할 때 상기 산화막이 함께 제거되는 플래시 메모리 소자의 소자 분리막 형성 방법.
  17. 제 1 항에 있어서,
    상기 제2 절연막은 HDP 산화막으로 형성하는 플래시 메모리 소자의 소자 분리막 형성 방법.
  18. 제 1 항에 있어서,
    상기 제2 절연막은 한 번의 증착 또는 DED(DEP-ETCH-DEP), DWD(DEP-WET ETCH-DEP) 방식 중 하나로 실시하는 플래시 메모리 소자의 소자 분리막 형성 방법.
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