KR100653704B1 - 반도체 소자의 트렌치 소자분리 방법 및 그에 의해 제조된트렌치 소자분리 구조 - Google Patents

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Abstract

반도체소자의 트렌치 소자분리 방법 및 그에 의해 제조된 트렌치 소자분리 구조를 제공한다. 이 방법은 반도체기판 상에 하드 마스크막 패턴을 형성하는 것을 포함한다. 상기 하드 마스크막 패턴을 식각마스크로 사용하여 상기 반도체기판을 식각하여 상기 반도체기판 내에 제1 폭을 갖는 제1 트렌치 및 상기 제1 폭 보다 넓은 제2 폭을 갖는 제2 트렌치를 형성한다. 상기 트렌치들을 갖는 상기 반도체기판 상에 적어도 상기 제1 트렌치를 채우는 제1 절연막을 형성한다. 상기 제2 트렌치 내에 형성된 상기 제1 절연막을 선택적으로 제거하여 상기 제1 트렌치를 채우도록 잔존하는 제1 절연막 패턴을 형성한다. 상기 제1 절연막 패턴을 갖는 상기 반도체기판 상에 적어도 상기 제2 트렌치를 채우는 제2 절연막을 형성한다. 상기 하드 마스크막 패턴이 노출되도록 상기 제2 절연막 및 상기 제1 절연막 패턴을 평탄화시킨다.
트렌치 소자분리, 소자분리막, 오존-TEOS 산화막, HDP-CVD 산화막

Description

반도체 소자의 트렌치 소자분리 방법 및 그에 의해 제조된 트렌치 소자분리 구조{Methods of forming trench isolation in semiconductor device and trench isolation structure fabricated thereby}
도 1은 종래의 트렌치 소자분리 방법을 설명하기 위한 단면도이다.
도 2는 일반적인 트렌치 소자분리 영역을 나타낸 평면도이다.
도 3a 내지 도 3f는 본 발명의 실시예에 따른 트렌치 소자분리 방법을 설명하기 위하여 도 2의 I-I′선에 따라 취해진 단면도들이다.
본 발명은 반도체소자의 제조방법에 관한 것으로, 특히 반도체소자의 트렌치 소자분리 방법에 관한 것이다.
고 집적화라는 관점에서, 개별 소자가 인접한 소자의 간섭을 받지 않고 독자적으로 그 주어진 기능을 수행할 수 있도록, 개별 소자를 전기적 및 구조적으로 서로 분리시키는 소자 분리 기술은 집적소자의 고집적화를 이루기 위하여 개별 소자의 축소와 함께 필수적인 기술이다. 즉, 집적소자의 집적도를 높이기 위하여 개별 소자의 크기(dimension)를 축소함과 동시에, 소자와 소자 사이에 존재하는 소자 분 리 영역의 폭 및 면적을 축소하는 것이 집적소자의 고집적화에 필수적이다. 상기 소자 분리 기술은 집적소자의 집적도를 결정할 수 있고, 또한 소자의 전기적 성능의 신뢰성 측면에서도 중요하다.
현재, 반도체소자의 제조에 널리 사용되고 있는 트렌치 소자분리 기술은 종래의 로코스(LOCOS; local oxidation of silicon) 공정에서 발생되는 버즈 빅(bird's beak) 문제를 해결하기에 적합한 장점을 가지고 있다. 상기 트렌치 소자분리 기술은 활성영역을 한정하는 트렌치를 형성한 후, 상기 트렌치 내부에 절연물질을 채움으로써 소자간의 분리절연 구조를 형성하는 기술이다. 그러나, 집적소자의 집적밀도가 높아짐에 따라, 상기 트렌치의 폭 또한 좁아져야하고, 결과적으로 상기 트렌치의 어스펙트 비(aspect ratio)가 증가되며, 이로 인해 상기 좁은 폭의 트렌치 내부를 빈 공간(void) 없이 절연물질로 채우는 기술이 한계에 다다르고 있다.
도 1은 종래의 트렌치 소자분리 방법을 설명하기 위한 단면도이다.
도 1을 참조하면, 반도체기판(1) 상에 패드 산화막 및 하드 마스크막을 차례로 형성한다. 상기 하드 마스크막은 실리콘 질화막으로 형성될 수 있다. 상기 패드 산화막 및 하드 마스크막을 차례로 패터닝하여 상기 반도체기판의 소정영역을 노출시키는 패드 산화막 패턴(3) 및 하드 마스크막 패턴(5)을 형성한다. 상기 하드 마스크막 패턴(5)을 식각마스크로 사용하여 상기 반도체기판의 노출된 영역을 식각하여 활성영역들(A)을 한정하는 트렌치(7)를 형성한다.
상기 트렌치(7)는 활성영역들(A) 사이의 간격이 좁은 영역에 형성되는 제1 폭을 갖는 제1 트렌치(N) 및 상기 제1 폭보다 넓은 제2 폭을 갖는 제2 트렌치(W)로 구분될 수 있다. 상기 트렌치(7)를 갖는 반도체기판을 열산화시키어 상기 트렌치(7)의 내벽들 및 바닥(bottom)에 열산화막(9)을 형성한다. 상기 열산화막(9)을 형성하기 위한 공정은 상기 트렌치(7)를 형성하기 위한 식각공정 동안 상기 반도체기판에 가해진 식각 손상을 치유하기 위하여 실시될 수 있다. 상기 열산화막(9)을 갖는 반도체기판 상에 실리콘 질화막(11)을 콘포멀하게 형성한다. 상기 실리콘 질화막(11)을 갖는 반도체기판의 전면 상에 상기 트렌치(7)를 채우는 절연막(13)을 형성한다.
상기 절연막(13)은 고밀도 플라즈마 화학기상 증착법(high density plasma chemical vapor deposition; HDP-CVD)에 의한 실리콘 산화막으로 형성될 있다. 상기 HDP-CVD 산화막은 갭 필(gap fill) 특성이 우수한 것으로 알려져 있다. 그러나, 어스펙트 비가 높은 트렌치에 상기 HDP-CVD 산화막이 채워졌을 때, 상기 트렌치의 상부 영역에 보이드(15)가 형성될 수 있다. 상기 트렌치의 어스펙트 비가 5이상이 되면, 상기 HDP-CVD 산화막에 의하여 상기 트렌치를 보이드 없이 채우는 것은 어렵게 된다. 상기 보이드(15)는 반도체소자의 오동작을 유발시켜 불량을 발생시키므로 반도체소자의 수율저하의 주요 요인으로 꼽히고 있다.
본 발명이 이루고자 하는 기술적 과제는 제1 폭을 갖는 제1 트렌치 및 제1 폭보다 넓은 제2 폭을 갖는 제2 트렌치에 소자분리막을 형성하는 경우에, 소자분리막 내부에 보이드가 형성되는 것을 효과적으로 방지할 수 있는 트렌치 소자분리 방법 및 그에 의해 제조된 트렌치 소자분리 구조를 제공하는데 있다.
본 발명의 일 태양은, 반도체소자의 트렌치 소자분리 방법을 제공한다. 이 방법은 반도체기판 상에 하드 마스크막 패턴을 형성하는 것을 포함한다. 상기 하드 마스크막 패턴을 식각마스크로 사용하여 상기 반도체기판을 식각하여 상기 반도체기판 내에 제1 폭을 갖는 제1 트렌치 및 상기 제1 폭 보다 넓은 제2 폭을 갖는 제2 트렌치를 형성한다. 상기 트렌치들을 갖는 상기 반도체기판 상에 적어도 상기 제1 트렌치를 채우는 제1 절연막을 형성한다. 상기 제2 트렌치 내에 형성된 상기 제1 절연막을 선택적으로 제거하여 상기 제1 트렌치를 채우도록 잔존하는 제1 절연막 패턴을 형성한다. 상기 제1 절연막 패턴을 갖는 상기 반도체기판 상에 적어도 상기 제2 트렌치를 채우는 제2 절연막을 형성한다. 상기 하드 마스크막 패턴이 노출되도록 상기 제2 절연막 및 상기 제1 절연막 패턴을 평탄화시킨다.
본 발명의 실시예에서, 상기 제1 절연막을 형성하기 전에, 상기 트렌치들의 내벽들 및 바닥의 표면에 버퍼 산화막을 형성하고, 상기 버퍼 산화막을 갖는 반도체기판의 전면 상에 버퍼 질화막을 콘포멀하게 형성하는 것을 더 포함할 수 있다.
본 발명의 다른 실시예에서, 상기 제1 절연막은 O3-TEOS 산화막으로 형성될 수 있다.
본 발명의 또 다른 실시예에서, 상기 제1 절연막을 형성하기 전에, 상기 반도체기판에 대한 고농도 오존 처리를 수행할 수 있다.
본 발명의 또 다른 실시예에서, 상기 제2 절연막은 HDP-CVD 산화막으로 형성 될 수 있다.
본 발명의 다른 태양은, 반도체소자의 트렌치 소자분리 구조를 제공한다. 상기 트렌치 소자분리 구조는 반도체기판 내에 배치된 제1 폭을 갖는 제1 트렌치 및 상기 제1 폭보다 넓은 제2 폭을 갖는 제2 트렌치를 구비한다. 상기 제1 트렌치를 채우도록 제1 소자분리막이 배치된다. 상기 제2 트렌치를 채우도록 제2 소자분리막이 배치된다.
본 발명의 실시예에서, 상기 제1 트렌치와 상기 제1 소자분리막 사이에 그리고 상기 제2 트렌치와 상기 제2 소자분리막 사이에 차례로 적층된 버퍼 산화막 및 버퍼 질화막 패턴이 개재되는 것을 더 포함하는 트렌치 소자분리 구조.
본 발명의 다른 실시예에서, 상기 제1 소자분리막은 O3-TEOS 산화막이고, 상기 제2 소자분리막은 HDP-CVD 산화막일 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 의미한다.
도 2는 일반적인 트렌치 소자분리 영역을 나타낸 평면도이고, 도 3a 내지 도 3f는 본 발명의 실시예에 따른 트렌치 소자 분리 방법을 설명하기 위하여 도 2의 I-I′에 따라 취해진 단면도들이다.
도 2 및 도 3a를 참조하면, 반도체기판(101) 상에 패드 산화막 및 하드 마스크막을 차례로 형성한다. 상기 패드 산화막은 열산화막으로 형성될 수 있다. 상기 패드 산화막은 상기 반도체기판(101) 및 상기 하드 마스크막 사이의 열팽창계수(thermal expansion coefficient)의 차이에 기인하는 스트레스를 완화시키기 위하여 형성할 수 있다. 상기 하드 마스크막은 상기 반도체기판(101)에 대하여 식각 선택비를 갖는 절연막으로 형성될 수 있다. 상기 하드 마스크막은 화학기상증착(chemical vapor deposition; CVD)방법에 의한 실리콘 질화막으로 형성될 수 있다.
상기 하드 마스크막 및 패드 산화막을 연속적으로 패터닝하여 상기 반도체기판의 소정영역을 노출시키면서 차례로 적층된 패드 산화막패턴(103) 및 하드 마스크막 패턴(105)을 형성한다. 상기 패드 산화막패턴(103) 및 하드 마스크막 패턴(105)에 의하여 노출된 반도체기판의 소정영역은 트렌치 소자분리 영역을 나타낸다. 이어서, 상기 하드 마스크막 패턴(105)을 식각 마스크로 사용하여 상기 노출된 반도체기판을 이방성 식각하여 활성영역들(A)을 한정하는 트렌치(107)를 형성한다.
상기 트렌치(107)는 활성영역들(A) 사이의 간격이 좁은 영역에 형성된 제1 폭을 갖는 제1 트렌치(N) 및 상기 제1 폭보다 넓은 제2 폭을 갖는 제2 트렌치(W)로 구분될 수 있다. 상기 제1 트렌치(N) 및 상기 제2 트렌치(W)는 서로 연결되지 않은 다른 영역에 각각 형성될 수도 있음은 당업자라면 이해할 것이다. 상기 제1 트렌치(N)는 5 이상의 어스펙트 비(aspect ratio)를 갖도록 형성될 수 있다.
도 2 및 도 3b를 참조하면, 상기 트렌치(107)를 갖는 반도체기판을 열산화시키어 상기 트렌치의 내벽들 및 바닥(bottom)의 표면에 버퍼 산화막(109)을 형성할 수 있다. 상기 버퍼 산화막(109)은 열산화막으로 형성될 수 있다. 상기 버퍼 산화막(109)은 상기 트렌치(107)를 형성하기 위한 반도체기판 식각 시에 발생되는 손상을 치유하기 위하여 형성될 수 있다. 또한, 상기 버퍼 산화막(109)은 반도체기판과 전기적으로 안정된 계면 특성을 가질 수 있다. 상기 버퍼산화막(109)으로 습식식각율이 낮은 CVD 산화막을 사용할 수도 있다.
상기 버퍼 산화막(109)을 갖는 반도체기판의 전면 상에 버퍼 질화막(111)을 콘포멀하게 형성할 수 있다. 상기 버퍼 질화막(111)은 실리콘 질화막으로 형성될 수 있다. 상기 트렌치(107)가 디램 소자에서 형성되는 경우, 상기 버퍼 질화막(111)은 디램(DRAM) 동작시 발생되는 누설 전류(leakage current)를 감소시킬 수 있다.
도 2 및 도 3c를 참조하면, 상기 버퍼 질화막(111) 상에 적어도 상기 제1 트렌치(N)를 채우는 제1 절연막(113)을 형성한다. 상기 제1 절연막(113)은 상기 제1 트렌치(N)에 대한 갭 필(gap fill) 특성이 우수한 절연막으로 형성된다. 그 결과, 제1 트렌치(N)는 상기 제1 절연막(113)으로 빈틈없이 채워진다. 예를 들어, 상기 제1 절연막(113)은 O3-TEOS 산화막(Ozone-TEtraethylOrthoSilicate oxide)으로 형성될 수 있다. 상기 O3-TEOS 산화막을 형성하기 전에, 상기 O3-TEOS 산화막의 하부막 의존 특성 및 스텝 커버리지를 향상시키기 위하여, 반도체기판에 대하여 고농도 오 존 처리(high ozone treatment)를 실시할 수 있다. 상기 고농도 오존 처리는 O3/TEOS 비가 10/1 내지 70/1인 소스 가스를 사용하여 상기 트렌치(107)를 갖는 반도체기판에 대하여 실시될 수 있다. 상기 O3-TEOS 산화막은 USG막(undoped silicate glass)일 수 있다.
도 2 및 도 3d를 참조하면, 상기 제2 트렌치(W) 내에 형성된 상기 제1 절연막을 선택적으로 제거하여 상기 제1 트렌치를 채우도록 잔존하는 제1 절연막 패턴(113′)을 형성한다. 보다 구체적으로, 상기 제2 트렌치(W)가 형성된 영역의 반도체기판을 노출시키는 개구부를 갖는 마스크패턴을 형성하고, 상기 마스크 패턴을 식각마스크로 이용하여 상기 제2 트렌치(W) 상의 제1 절연막을 식각하여 제1 절연막 패턴(113′)을 형성한다. 이 경우에, 상기 버퍼절연막(111)이 식각저지막 역할을 할 수 있다.
도 2 및 도 3e를 참조하면, 상기 제1 절연막 패턴(113′)을 갖는 반도체기판 상에 상기 제2 트렌치(W)를 채우는 제2 절연막(115)을 형성한다. 상기 제2 절연막(115)은 HDP-CVD 산화막으로 형성될 수 있다. 상기 HDP-CVD 산화막을 형성하기 위하여 SiH4, O2, H2 및 NF3 를 포함하는 가스를 사용하여 HDP-CVD 공정을 진행할 수 있다. 이 경우에, HDP-CVD 산화막의 갭필 능력(gap fill capability)을 향상시키기 위하여, SiH4는 5내지 200 sccm, O2는 10내지 200 sccm, H2는 10 내지 200 sccm 및 NF3은 0 내지 200 sccm 의 가스를 공급하여 상기 HDP-CVD 공정을 진행할 수 있다. 상기 HDP-CVD 공정은 500 내지 5000 W의 바이어스 파워로 공정 진행할 수 있다.
도 2 및 도 3f를 참조하면, 상기 하드 마스크막 패턴(105)의 상부면이 노출될 때까지 상기 제2 절연막(도 3d의 115) 및 상기 제1 절연막 패턴(113′)을 평탄화시키어 상기 제1 트렌치(N) 및 상기 제2 트렌치(W)에 각각 제1 소자분리막(113″) 및 제2 소자 분리막(115′)을 형성한다. 상기 제1 소자분리막(113″) 및 제2 소자 분리막(115′)은 소자분리막을 구성한다. 상기 평탄화 공정은 화학기계적 연마 공정을 사용하여 실시될 수 있다. 이어서, 상기 노출된 하드 마스크막 패턴(105) 및 버퍼 산화막 패턴(103)을 제거할 수 있다.
도 2 및 도 3f를 다시 참조하여, 본 발명의 실시예에 따른 트렌치 소자 분리 구조를 설명하기로 한다.
도 2 및 도 3f를 참조하면, 반도체기판(101) 상에 활성영역들(A)을 한정하는 트렌치(107)가 배치된다. 상기 트렌치(107)는 상기 활성영역들(A) 사이의 간격이 좁은 영역에 배치된 제1 폭을 갖는 제1 트렌치(N) 및 상기 활성영역들(A) 사이의 간격이 넓은 영역에 배치된 상기 제1 폭보다 넓은 제2 폭을 갖는 제2 트렌치(W)로 구성된다. 상기 제1 트렌치(N) 및 상기 제2 트렌치(W)는 서로 연결되지 않은 다른 영역에 각각 배치될 수도 있다는 것은 당업자라면 이해할 것이다. 상기 제1 트렌치(N)는 5 이상의 어스펙트 비(aspect ratio)를 가질 수 있다.
상기 제1 트렌치(N)를 채우는 제1 소자 분리막(113″)이 배치된다. 상기 제1 소자 분리막(113″)은 제1 트렌치를 보이드 없이 채울 수 있는 절연막일 수 있다. 상기 제1 소자분리막(113″)은 O3-TEOS 산화막일 수 있다. 상기 O3-TEOS 산화막은 USG막일 수 있다. 상기 제1 소자분리막(113″)은 상기 트렌치(107)를 갖는 반도체기판에 대하여 고농도 오존 처리가 실시된 후 형성된 O3-TEOS 산화막일 수 있다. 상기 제2 트렌치(W)를 채우는 제2 소자 분리막(115′)이 배치된다. 상기 제2 소자 분리막(115′)은 제2 트렌치를 보이드 없이 채울 수 있는 절연막일 수 있다. 상기 제2 소자 분리막(115′)은 HDP-CVD 산화막일 수 있다.
상기 트렌치(107)와 소자분리막들(113″, 115′) 사이에 버퍼 산화막(109) 및 버퍼 질화막 패턴(111′)이 개재될 수 있다. 상기 버퍼 산화막(109)은 열산화막일 수 있다. 상기 버퍼 질화막 패턴(111′)은 실리콘 질화막일 수 있다.
상술한 바와 같이 본 발명에 따르면, 제1 트렌치에 제1 소자분리막이 형성되고, 제2 트렌치에 제2 소자분리막이 형성되어 보이드 등의 결함이 없는 구조적 및 전기적으로 안정된 소자분리막을 제조할 수 있는 트렌치 소자분리 방법 및 그에 의해 제조된 트렌치 소자분리 구조를 제공할 수 있다.

Claims (8)

  1. 반도체기판 상에 하드 마스크막 패턴을 형성하고,
    상기 하드 마스크막 패턴을 식각마스크로 사용하여 상기 반도체기판을 식각하여 상기 반도체기판 내에 제1 폭을 갖는 제1 트렌치 및 상기 제1 폭 보다 넓은 제2 폭을 갖는 제2 트렌치를 형성하고,
    상기 제1 및 제2 트렌치들을 갖는 반도체기판 상에 적어도 상기 제1 트렌치를 채우는 제1 절연막을 형성하되, 상기 제1 절연막은 O3-TEOS 산화막으로 형성되고,
    상기 제2 트렌치 내에 형성된 상기 제1 절연막을 선택적으로 제거하여 상기 제1 트렌치를 채우도록 잔존하는 제1 절연막 패턴을 형성하고,
    상기 제1 절연막 패턴을 갖는 상기 반도체기판 상에 적어도 상기 제2 트렌치를 채우는 제2 절연막을 형성하되, 상기 제2 절연막은 HDP-CVD 산화막으로 형성되고,
    상기 하드 마스크막 패턴이 노출되도록 상기 제2 절연막 및 상기 제1 절연막 패턴을 평탄화시키어 상기 제1 및 제2 트렌치들 내에 각각 제1 및 제2 소자분리막들을 형성하고,
    상기 하드 마스크 패턴을 제거하는 것을 포함하는 트렌치 소자분리 방법.
  2. 제 1 항에 있어서,
    상기 제1 절연막을 형성하기 전에,
    상기 트렌치들의 내벽들 및 바닥의 표면에 버퍼 산화막을 형성하고,
    상기 버퍼 산화막을 갖는 반도체기판의 전면 상에 버퍼 질화막을 콘포멀하게 형성하는 것을 더 포함하는 것을 특징으로 하는 트렌치 소자분리 방법.
  3. 삭제
  4. 제 1 항에 있어서,
    상기 제1 절연막을 형성하기 전에, 상기 반도체기판에 대한 고농도 오존 처리를 수행하는 것을 더 포함하는 트렌치 소자분리 방법.
  5. 삭제
  6. 반도체기판 내에 배치된 제1 폭을 갖는 제1 트렌치 및 상기 제1 폭보다 넓은 제2 폭을 갖는 제2 트렌치;
    상기 제1 트렌치를 채우되, O3-TEOS 산화막으로 이루어진 제1 소자분리막; 및
    상기 제2 트렌치를 채우되, HDP-CVD 산화막으로 이루어진 제2 소자분리막을 포함하는 트렌치 소자분리 구조.
  7. 제 6 항에 있어서,
    상기 제1 트렌치와 상기 제1 소자분리막 사이에 그리고 상기 제2 트렌치와 상기 제2 소자분리막 사이에 차례로 적층된 버퍼 산화막 및 버퍼 질화막 패턴이 개재되는 것을 더 포함하는 트렌치 소자분리 구조.
  8. 삭제
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