KR20050001717A - 반도체 소자의 트렌치형 소자분리막 형성 방법 - Google Patents

Abstract

본 발명은 실리콘웨이퍼의 휨현상에 의한 활성영역의 리프팅을 방지하는데 적합한 반도체 소자의 소자분리막 형성 방법을 제공하기 위한 것으로, 본 발명은 DCD(Deposition-CMP-Deposition) 공정을 이용하여 트렌치에 매립되는 소자분리막을 형성할 때, 트렌치에 제1HDP산화막을 증착한 후 감광막도포전에 실리콘웨이퍼의 배면에 형성된 패드질화막을 선택적으로 제거하므로써 패드질화막에 의한 실리콘웨이퍼의 휨현상을 현저하게 감소시켜 후속 감광막 도포시 감광막코터의 강력한 서킹에 의한 실리콘웨이퍼의 휨현상 및 활성영역의 리프팅을 방지할 수 있다.

Description

반도체 소자의 트렌치형 소자분리막 형성 방법{METHOD FOR TRENCH TYPE ISOLATION IN SEMICONDUCTOR DEVICE}

본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 소자의 트렌치형 소자분리막 형성 방법에 관한 것이다.

최근에 소자의 크기가 작아짐에 따라 STI(Shallow Trench Isolation) 공정의 중요성이 더욱 커지고 있다. 즉, 셀크기가 작아짐에 따라 셀과 셀 사이의 소자분리가 더욱더 어려워지고 있다. 먼저 STI의 패턴을 정의하는데 포토에서는 ArF 노광기술과 새로운 식각 기술이 이용되고 있다. 그리고 정의된 STI를 절연시키기 위하여 현재까지는 HDP CVD(High Density Plasma Chemical Vapor Deposition) 장비를 이용하고 있다.

그러나, 소자의 고집적화가 계속 진행됨에 따라 HDP 장비를 이용하여 STI를 갭필시키는 공정에도 한계를 나타내고 있는 실정이며, 실제로 노말(normal)한 HDP 공정에서 갭필(gap fill)에 한계를 나타내어 보이드(voide)가 관찰되고 있다. 이러한 공정상의 한계를 극복하고자 최근에는 여러 가지 공정을 개발중인데 그 중 장비 투자없이 기존의 공정을 이용하여 새롭게 개발중인 공정이 DCD(Deposition-CMP-Deposition) 공정이다.

도 1a 내지 도 1d는 종래 기술에 따른 DCD 공정을 이용한 반도체 소자의 소자분리막 형성 방법을 도시한 공정 단면도이다.

도 1a에 도시된 바와 같이, 실리콘웨이퍼(11)의 전면 및 배면 상에 패드질화막(12a, 12b)을 증착한 후, 실리콘웨이퍼(11) 전면의 패드질화막(12a)을 소자분리패턴으로 패터닝하고, 패드질화막(12a)을 식각마스크로 실리콘웨이퍼(11)를 식각하여 트렌치(13)를 형성한다.

다음으로, 트렌치(13)를 일부 채우는 두께로 제1HDP산화막(14)을 증착한다. 이때, 제1HDP산화막(14)은 HDP의 고유 특성상 트렌치에 매립되는 매립부와 패드질화막(12a) 상에 증착되는 돌출부를 가지면서 증착된다.

이어서, 제1HDP산화막(14) 상에 감광막(15)을 도포한다.

도 1b에 도시된 바와 같이, 첫 번째 화학적기계적연마를 진행하여 제1HDP산화막(14)의 돌출부를 제거한다. 이때, 실리콘웨이퍼(11)의 가장자리에 제1HDP산화막(14)의 돌출부가 일부분 잔류할 수 있다.

도 1c에 도시된 바와 같이, 화학적기계적연마후에 잔류하는 감광막(15)을 제거한 후, 전면에 제2HDP산화막(16)을 증착한다. 이때, 실리콘웨이퍼(11)의 중앙부에서는 제1HDP산화막(14)의 돌출부가 제거되어 있으므로 보이드없이 제2HDP산화막(16)을 증착할 수 있다.

도 1d에 도시된 바와 같이, 실리콘웨이퍼(11) 전면의 패드질화막(12a)을 연마스톱층으로 하여 두 번째 화학적기계적연마를 진행하므로써 트렌치(13)에 매립되는 소자분리막을 형성한다. 결국, 소자분리막은 보이드가 없는 양호한 특성을 가지며, 제1HDP산화막(14)의 매립부와 제2HDP산화막(16)의 이중막으로 구성된다.

다음으로, 습식 식각을 실시하여 패드질화막(12a)을 제거한다. 이때, 실리콘 웨이퍼(11) 전면의 패드질화막(12a)은 두 번째 화학적기계적연마 공정시 일부 두께가 연마된 상태이므로 실리콘 웨이퍼(11) 전면의 패드질화막(12a)이 완전히 제거된상태에서도 실리콘 웨이퍼(11) 배면의 패드질화막(12b)이 잔류하게 된다. 이처럼 패드질화막이 실리콘 웨이퍼(11)의 한쪽면에만 잔류하는 경우 스트레스에 의해 실리콘 웨이퍼(11)의 뒤틀림(warpage)이 증가하여 웨이퍼 레벨에서의 스트레스를 집중시키는 요인이 된다.

이러한 웨이퍼 레벨에서의 스트레스를 집중은 전위(dislocation) 등의 결함을 유발시킨다.

따라서, 배면 패드질화막(12b)을 추가로 습식식각하여 제거한다.

그러나, 종래 기술은 실리콘웨이퍼의 중앙에서 다량의 결함이 발생되는 것으로 관찰되었다. 이러한 결함의 발생 원인으로 DCD 공정의 감광막 도포 공정을 들 수 있다

도 2는 제1HDP산화막 증착후 발생하는 실리콘웨이퍼의 휨 상태를 도시한 도면이며, 도 3은 감광막 도포후 발생하는 실리콘웨이퍼의 휨 상태를 도시한 도면이다.

도 2에 도시된 바와 같이, 제1HDP산화막(14) 증착후 실리콘웨이퍼(11)는 실리콘웨이퍼(11)의 배면에 증착된 인장응력(tensile stress; ts)을 가지는 패드질화막(12b)과 압축응력(compressive stress; cs)을 나타내는 제1HDP산화막(14)에 의하여 심하게 구부러지는 휨(warpage) 현상이 발생한다. 그 상태에서 감광막 코터(Photoresist coater)에 척인(chuck in)한 후 감광막을 도포하는 도중 실리콘웨이퍼(11)의 중앙을 심하게 서킹(sucking)하는 경우, 도 3처럼 실리콘웨이퍼 중앙부는 강한 압축응력을 받게 되어 제1HDP산화막과 함께 실리콘웨이퍼의 활성영역이심하게 리프팅(lifting)되는 문제가 있다.

본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 안출한 것으로, 실리콘웨이퍼의 휨현상에 의한 활성영역의 리프팅을 방지하는데 적합한 반도체 소자의 소자분리막 형성 방법을 제공하는데 그 목적이 있다.

도 1a 내지 도 1d는 종래 기술에 따른 DCD 공정을 이용한 반도체 소자의 트렌치형 소자분리막 형성 방법을 도시한 공정 단면도,

도 2는 종래 제1HDP산화막 증착후 발생하는 실리콘웨이퍼의 휨 상태를 도시한 도면,

도 3은 종래 감광막 도포후 발생하는 실리콘웨이퍼의 휨 상태를 도시한 도면,

도 4a 내지 도 4f는 본 발명의 실시예에 따른 DCD 공정을 이용한 반도체 소자의 트렌치형 소자분리막 형성 방법을 도시한 공정 단면도.

* 도면의 주요 부분에 대한 부호의 설명

21 : 실리콘 웨이퍼 22a, 22b : 패드질화막

23 : 트렌치 24 : 제1HDP산화막

25 : 감광막 26 : 제2HDP산화막

상기 목적을 달성하기 위한 본 발명의 반도체 소자의 소자분리막 형성 방법은 실리콘웨이퍼의 전면 및 배면 상에 패드질화막을 형성하는 단계, 상기 실리콘웨이퍼의 전면에 형성된 패드질화막을 선택적으로 식각하여 트렌치마스크패턴을 형성하는 단계, 상기 트렌치마스크패턴을 식각마스크로 상기 실리콘웨이퍼의 전면을 식각하여 트렌치를 형성하는 단계, 상기 실리콘웨이퍼의 전면에 상기 트렌치를 갭필하는 제1HDP산화막을 형성하는 단계, 상기 실리콘웨이퍼의 배면에 형성된 패드질화막을 선택적으로 제거하는 단계, 상기 실리콘웨이퍼의 전면에 감광막을 도포하는 단계, 상기 실리콘웨이퍼의 전면을 1차 화학적기계적연마하는 단계, 상기 1차 화학적기계적연마후 잔류하는 감광막을 제거하는 단계, 상기 실리콘웨이퍼의 전면에 제2HDP산화막을 형성하는 단계, 상기 실리콘웨이퍼의 전면을 2차 화학적기계적연마하여 상기 트렌치에 매립되는 소자분리막을 형성하는 단계, 및 상기 실리콘웨이퍼의 전면에 잔류하는 패드질화막을 제거하는 단계를 포함하는 것을 특징으로 한다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.

도 4a 내지 도 4f는 본 발명의 실시예에 따른 DCD 공정을 이용한 반도체 소자의 소자분리막 형성 방법을 도시한 공정 단면도이다.

도 4a에 도시된 바와 같이, 실리콘웨이퍼(21)의 전면 및 배면 상에 패드질화막(22a, 22b)을 증착한 후, 실리콘웨이퍼(21) 전면의 패드질화막(22a)을 소자분리패턴으로 패터닝하고, 패드질화막(22a)을 식각마스크로 실리콘웨이퍼(21)를 식각하여 트렌치(23)를 형성한다.

다음으로, 트렌치(23)를 일부 채우는 두께로 제1HDP산화막(24)을 증착한다. 이때, 제1HDP산화막(24)은 HDP의 고유 특성상 트렌치에 매립되는 매립부와 패드질화막(22a) 상에 증착되는 돌출부를 가지면서 증착된다.

이때, 종래 기술과 같이 제1HDP산화막(24) 증착후 실리콘웨이퍼(21)는 실리콘웨이퍼(21)의 양면에 증착된 인장응력을 가지는 패드질화막(22a, 22b)과 압축응력을 나타내는 제1HDP산화막(24)에 의하여 구부러지는 휨 현상이 발생할 수 있다.

따라서, 실리콘 웨이퍼(21) 배면의 패드질화막(22b)에 의한 인장응력을 제거해주기 위해 도 4b에 도시된 바와 같이, 실리콘웨이퍼(21) 배면의 패드질화막(22b)을 제거한다. 이때, 웨이퍼 배면의 패드질화막(22b)은 인산(H₃PO₄) 용액으로 제거한다. 여기서, 인산용액을 20분∼30분 정도로 이용하면 배면의 패드질화막(22b)을 제거하는데 충분하다.

위와 같이, 실리콘웨이퍼(21) 배면의 패드질화막(22b)을 먼저 제거하므로써 스트레스를 이완시켜 실리콘웨이퍼(21)의 휨현상이 현저하게 감소한다.

도 4c에 도시된 바와 같이, 제1HDP산화막(24) 상에 감광막(25)을 도포한다. 이때, 웨이퍼 배면의 패드질화막(22b)이 미리 제거된 상태이므로 감광막 도포시 감광막 코터의 강력한 서킹에 의한 실리콘웨이퍼(21)의 휨 정도를 현저하게 감소시켜 결함 발생을 감소시킨다.

도 4d에 도시된 바와 같이, 첫 번째 화학적기계적연마를 진행하여 제1HDP산화막(24)의 돌출부를 제거한다. 이때, 실리콘웨이퍼(21)의 가장자리에 제1HDP산화막(24)의 돌출부가 일부분 잔류할 수 있다.

도 4e에 도시된 바와 같이, 화학적기계적연마후에 잔류하는 감광막(25)을 제거한 후, 전면에 제2HDP산화막(26)을 증착한다. 이때, 실리콘웨이퍼(21)의 중앙부에서는 제1HDP산화막(24)의 돌출부가 제거되어 있으므로 보이드없이 제2HDP산화막(26)을 증착할 수 있다.

도 4f에 도시된 바와 같이, 실리콘웨이퍼(21) 전면의 패드질화막(22a)을 연마스톱층으로 하여 두 번째 화학적기계적연마를 진행하므로써 트렌치(23)에 매립되는 소자분리막을 형성한다. 결국, 소자분리막은 보이드가 없는 양호한 특성을 가지며, 제1HDP산화막(24)의 매립부와 제2HDP산화막(26)의 이중막으로 구성된다.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

상술한 본 발명은 DCD 공정에 의한 갭필 공정시 웨이퍼 배면의 패드질화막 제거 공정을 감광막도포전으로 배치하므로써 추가 공정없이 실리콘웨이퍼의 스트레스를 이완시켜 스트레스에 의한 결함을 제거할 수 있는 효과가 있다.

Claims (3)

1. 실리콘웨이퍼의 전면 및 배면 상에 패드질화막을 형성하는 단계;

   상기 실리콘웨이퍼의 전면에 형성된 패드질화막을 선택적으로 식각하여 트렌치마스크패턴을 형성하는 단계;

   상기 트렌치마스크패턴을 식각마스크로 상기 실리콘웨이퍼의 전면을 식각하여 트렌치를 형성하는 단계;

   상기 실리콘웨이퍼의 전면에 상기 트렌치를 갭필하는 제1HDP산화막을 형성하는 단계;

   상기 실리콘웨이퍼의 배면에 형성된 패드질화막을 선택적으로 제거하는 단계;

   상기 실리콘웨이퍼의 전면에 감광막을 도포하는 단계;

   상기 실리콘웨이퍼의 전면을 1차 화학적기계적연마하는 단계;

   상기 1차 화학적기계적연마후 잔류하는 감광막을 제거하는 단계;

   상기 실리콘웨이퍼의 전면에 제2HDP산화막을 형성하는 단계;

   상기 실리콘웨이퍼의 전면을 2차 화학적기계적연마하여 상기 트렌치에 매립되는 소자분리막을 형성하는 단계; 및

   상기 실리콘웨이퍼의 전면에 잔류하는 패드질화막을 제거하는 단계

   를 포함하는 반도체 소자의 소자분리막 형성 방법.
2. 제1항에 있어서,

   상기 실리콘웨이퍼의 배면에 형성된 패드질화막을 선택적으로 제거하는 단계는,

   인산용액을 이용하여 이루어지는 것을 특징으로 하는 반도체 소자의 소자분리막 형성 방법.
3. 제2항에 있어서,

   상기 인산용액을 20분∼30분동안 이용하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성 방법.