KR20050012584A - 반도체 소자의 소자분리막 형성방법 - Google Patents
반도체 소자의 소자분리막 형성방법Info
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- 238000002955 isolation Methods 0.000 title claims abstract description 54
- 238000000034 method Methods 0.000 title claims abstract description 43
- 239000004065 semiconductor Substances 0.000 title abstract description 15
- 150000004767 nitrides Chemical class 0.000 claims abstract description 60
- 239000000758 substrate Substances 0.000 claims abstract description 22
- 239000002002 slurry Substances 0.000 claims abstract description 11
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims abstract description 7
- CETPSERCERDGAM-UHFFFAOYSA-N ceric oxide Chemical compound O=[Ce]=O CETPSERCERDGAM-UHFFFAOYSA-N 0.000 claims abstract description 7
- 229910000422 cerium(IV) oxide Inorganic materials 0.000 claims abstract description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 6
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 6
- 239000010703 silicon Substances 0.000 claims abstract description 6
- 238000005530 etching Methods 0.000 claims abstract description 4
- 238000001039 wet etching Methods 0.000 claims description 6
- 238000005498 polishing Methods 0.000 abstract description 2
- 239000000126 substance Substances 0.000 abstract description 2
- 241000293849 Cordylanthus Species 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000002250 progressing effect Effects 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/31051—Planarisation of the insulating layers
- H01L21/31053—Planarisation of the insulating layers involving a dielectric removal step
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31105—Etching inorganic layers
- H01L21/31111—Etching inorganic layers by chemical means
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
- H01L21/76232—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials of trenches having a shape other than rectangular or V-shape, e.g. rounded corners, oblique or rounded trench walls
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- Engineering & Computer Science (AREA)
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- Condensed Matter Physics & Semiconductors (AREA)
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- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Power Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- General Chemical & Material Sciences (AREA)
- Inorganic Chemistry (AREA)
- Element Separation (AREA)
Abstract
본 발명은 씨엠피 공정 마진을 확보하고, 소자의 특성을 향상시키는 반도체 소자의 소자분리막 형성방법을 개시한다. 개시된 본 발명의 방법은, 소자분리영역과 액티브영역이 정의된 실리콘 기판을 제공하는 단계; 상기 기판 상에 소자분리영역을 노출시키는 패드산화막 및 패드질화막을 차례로 형성하는 단계; 상기 패드질화막을 마스크로 하여 상기 기판을 식각하여 트렌치를 형성하는 단계; 상기 트렌치 내부에 월산화막을 형성하는 단계; 상기 월산화막을 포함한 기판 전면에 갭필산화막을 형성하는 단계; 상기 갭필산화막 상에 질화막 및 산화막을 차례로 형성하는 단계; 상기 결과물에 실리카 슬러리를 이용한 1차 씨엠피 공정을 진행하여 상기 소자분리영역 상의 질화막을 노출시키는 단계; 상기 1차 씨엠피 공정이 완료된 기판 전면에 세리아 슬러리를 이용한 2차 씨엠피 공정을 진행하여 상기 잔류된 갭필산화막을 식각하여 상기 패드질화막을 노출시키는 단계; 및 상기 잔류된 질화막 및 패드질화막을 습식 식각으로 제거하여 소자분리막을 형성하는 단계를 포함한다.
Description
본 발명은 STI(Shallow Trench Isolation) 공정을 이용한 반도체 소자의 소자분리막 형성방법에 관한 것으로, 보다 상세하게는, 씨엠피 공정 마진을확보하고, 소자의 특성을 개선시키기 위한 반도체 소자의 소자분리막 형성방법에 관한 것이다.
반도체 기술의 진보와 더불어, 반도체 소자의 고속화 및 고집적화가 급속하게 진행되고 있고, 이에 수반해서 패턴의 미세화 및 패턴 칫수의 고정밀화에 대한 요구가 점점 높아지고 있다. 이러한 요구는 소자 형성 영역, 즉, 액티브영역에 형성되는 패턴은 물론 상대적으로 넓은 영역을 차지하는 소자분리막에도 적용된다.
여기서, 기존의 소자분리막은 로코스(LOCOS) 공정에 의해 형성되어져 왔는데, 로코스 공정에 의한 소자분리막은 그 가장자리 부분에서 새부리 형상의 버즈-빅(Bird's-beak)이 발생되기 때문에 액티브영역의 크기를 감소시키는 단점이 있다.
따라서, 상기 로코스 공정을 대신해서 STI(Shallow Trench Isolation) 공정을 이용한 소자분리막의 형성방법이 제안되었고, 현재 대부분의 반도체 소자는 STI 공정을 적용해서 소자분리막을 형성하고 있다.
종래의 반도체 소자의 소자분리막 형성방법에 대하여 도 1a 및 도 1c를 참조하여 간략하게 설명하면 다음과 같다.
종래의 반도체 소자의 소자분리막 형성방법은, 도 1a에 도시된 바와 같이,먼저, 소자분리영역(미도시)과 액티브영역(미도시)이 정의된 실리콘 기판(1)을 제공한 후, 상기 기판 상에 소자분리영역을 노출시키는 패드산화막(2) 및 패드질화막(3)을 차례로 형성한다. 그리고, 상기 패드질화막(3)을 마스크로 하여 상기 기판을 식각하여 트렌치(4)를 형성한다.
그리고, 도 1b에 도시된 바와 같이, 상기 트렌치(4) 내부에 월산화막(WallOxide)(5)을 형성한다. 이어서, 상기 월산화막(5)을 포함한 기판 전면에 HDP(High Density Plasma) 방식의 갭필(Gap Fill)산화막(6)을 형성한다.
다음으로, 도 1c에 도시된 바와 같이, 상기 패드질화막이 노출될 때까지 상기 갭필산화막을 화학적 기계적 연마(Chemical Mechanical Polishing ; 이하, 씨엠피)한 후, 상기 트렌치(4) 식각 시 마스크로 이용된 상기 패드질화막을 제거하여 소자분리막(7)을 형성한다. 여기서, 상기 씨엠피 시 실리카 슬러리(SiO2 Slurry)를 이용한다.
그러나, 종래의 기술에서는 씨엠피 공정에서 이용하는 상기 실리카 슬러리의 질화막과 산화막의 선택비가 1:4 로 낮다. 따라서, 씨엠피 공정 마진이 좁은 문제점이 발생된다. 따라서, 이러한 문제점을 해결하고자, 상기 실리카 슬러리 대신 고선택비(High Selectivity)의 세리아(CeO2) 슬러리를 이용하게 되면, 질화막과 산화막의 선택비가 1:80 이상의 높은 선택비를 유지한다. 그러나, 상기 세리아 슬러리를 이용하더라도 일반적으로 질화막의 밀도가 20% 미만인 지역에서는 고선택비를 유지할 수 없다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, 소자분리영역 상부에도 질화막을 형성하여 고선택비 슬러리를 이용한 씨엠피 시 질화막과 산화막의 고선택비를 유지함으로써 씨엠피 공정 마진을 확보할 수 있는 반도체 소자의 소자분리막 형성방법을 제공함에 그 목적이 있다.
도 1a 내지 도 1c는 종래의 기술에 따른 반도체 소자의 소자분리막 형성방법을 설명하기 위한 공정 단면도.
도 2a 내지 도 2f는 본 발명의 실시예에 따른 반도체 소자의 소자분리막 형성방법을 설명하기 위한 공정 단면도.
-도면의 주요 부분에 대한 부호의 설명-
21 : 실리콘 기판 22 : 패드산화막
23 : 패드질화막 24 : 트렌치
25 : 월산화막 26 : 갭필산화막
27 : 질화막 28 : 산화막
29 : 소자분리막
상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 소자분리막 형성방법은, 소자분리영역과 액티브영역이 정의된 실리콘 기판을 제공하는 단계; 상기 기판 상에 소자분리영역을 노출시키는 패드산화막 및 패드질화막을 차례로 형성하는 단계; 상기 패드질화막을 마스크로 하여 상기 기판을 식각하여 트렌치를 형성하는 단계; 상기 트렌치 내부에 월산화막을 형성하는 단계; 상기 월산화막을 포함한 기판 전면에 갭필산화막을 형성하는 단계; 상기 갭필산화막 상에 질화막 및 산화막을 차례로 형성하는 단계; 상기 결과물에 실리카 슬러리를 이용한 1차 씨엠피 공정을 진행하여 상기 소자분리영역 상의 질화막을 노출시키는 단계; 상기 1차 씨엠피 공정이 완료된 기판 전면에 세리아 슬러리를 이용한 2차 씨엠피 공정을 진행하여 상기 잔류된 갭필산화막을 식각하여 상기 패드질화막을 노출시키는 단계; 및 상기 잔류된 질화막 및 패드질화막을 습식 식각으로 제거하여 소자분리막을 형성하는 단계를 포함한다.
여기서, 상기 갭필산화막은 소자분리영역에서의 상기 갭필산화막의 높이가 상기 패드질화막의 높이와 동일할 정도로 형성하며, 상기 질화막은 500~800Å의 두께로 형성한다. 그리고, 상기 잔류된 패드질화막 및 질화막의 습식 식각은 H3PO4 으로 50분 동안 실시한다.
본 발명에 따르면, 고선택비 슬러리를 이용한 씨엠피 시 소자분리영역 상부에도 질화막을 형성하여 질화막과 산화막의 고선택비를 유지함으로써 씨엠피 공정 마진을 확보할 수 있을 뿐만 아니라 액티브영역과 소자분리영역의 경계 지역의 산화막 두께를 높여 소자의 특성을 향상시킬 수 있다.
(실시예)
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.
도 2a 내지 도 2f는 본 발명의 실시예에 따른 반도체 소자의 소자분리막 형성방법을 설명하기 위한 각 공정별 단면도이다.
본 발명의 실시예에 따른 반도체 소자의 소자분리막 형성방법은, 도 2a에 도시된 바와 같이, 먼저, 소자분리영역(미도시)과 액티브영역(미도시)이 정의된 실리콘 기판(21)을 제공한 후, 상기 기판 상에 소자분리영역을 노출시키는 패드산화막(22) 및 패드질화막(23)을 차례로 형성한 다음, 상기 패드질화막(23)을 마스크로 하여 상기 기판을 식각하여 트렌치(24)를 형성한다. 여기서, 상기 패드질화막(23)은 1000~1600Å의 두께로 형성한다.
그리고, 도 2b에 도시된 바와 같이, 상기 트렌치(24) 내부에 월산화막(25)을 형성한다. 이어서, 상기 월산화막(25)을 포함한 기판 전면에 HDP 방식의 갭필산화막(26)을 형성한다. 이 때, 소자분리영역에서의 상기 갭필산화막(26)의 높이가 상기 패드질화막(23)의 높이와 동일할 정도로 형성되도록 형성한다.
그런 다음, 도 2c에 도시된 바와 같이, 상기 갭필산화막(26) 상에 질화막(27) 및 산화막(28)을 차례로 형성한다. 이 때, 상기 질화막(27)은 상기 패드질화막(23) 두께의 50% 인 500~800Å의 두께로 형성한다.
이어서, 도 2d에 도시된 바와 같이, 상기 결과물에 실리카 슬러리를 이용한 1차 씨엠피 공정을 진행하여 상기 소자분리영역 상의 질화막(27)을 노출시킨다. 여기서, 액티브영역 상의 상기 갭필산화막(26)의 두께가 500Å 정도 잔류될 때까지 상기 1차 씨엠피 공정을 진행한다.
그리고 나서, 도 2e에 도시된 바와 같이, 상기 1차 씨엠피 공정이 완료된 기판 전면에 고선택비의 세리아 슬러리를 이용한 2차 씨엠피 공정을 진행하여 상기 잔류된 갭필산화막을 식각하여 상기 패드질화막(23)을 노출시킨다. 여기서, 상기 패드질화막(23)의 손실이 100~150Å 이하가 되도록 상기 2차 씨엠피 공정을 진행한다. 이 때, 액티브영역 뿐만 아니라 소자분리영역 상에도 질화막이 있으므로 고선택비를 유지할 수 있다. 미설명된 도면부호 29는 소자분리막을 나타낸 것이다.
그리고, 도 2f에 도시된 바와 같이, 상기 잔류된 질화막 및 패드질화막을 습식 식각하여 제거하고, 이로써, 소자분리막(29)을 형성한다. 이 때, 상기 질화막 및 패드질화막의 습식 식각은 H3PO4 으로 50분 동안 실시한다.
본 발명에 따르면, 고선택비 슬러리를 이용한 씨엠피 시 소자분리영역 상부에도 질화막을 형성하여 고선택비를 유지함으로써 씨엠피 공정 마진을 확보할 수 있다. 또한, 액티브영역과 소자분리영역 경계 지역의 산화막 두께를 높여 소자의 특성을 향상시킬 수 있다.
이상에서와 같이, 본 발명은 고선택비 슬러리를 이용한 씨엠피 시 소자분리영역 상부에도 질화막을 형성함으로써 종래에 질화막이 없는 소자분리영역에서 선택비가 저하되었던 것을 개선시킬 수 있다. 이로써, 액티브영역 뿐만 아니라 소자분리영역에서도 고선택비를 유지함으로써 씨엠피 공정 마진을 확보할 수 있다.
또한, 본 발명은 액티브영역과 소자분리영역 경계 지역의 산화막 두께를 높여 후속 세정 공정에서 발생하는 산화막의 손실을 방지함으로써 소자의 특성을 향상시킬 수 있다.
기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.
Claims (4)
- 소자분리영역과 액티브영역이 정의된 실리콘 기판을 제공하는 단계;상기 기판 상에 소자분리영역을 노출시키는 패드산화막 및 패드질화막을 차례로 형성하는 단계;상기 패드질화막을 마스크로 하여 상기 기판을 식각하여 트렌치를 형성하는 단계;상기 트렌치 내부에 월산화막을 형성하는 단계;상기 월산화막을 포함한 기판 전면에 갭필산화막을 형성하는 단계;상기 갭필산화막 상에 질화막 및 산화막을 차례로 형성하는 단계;상기 결과물에 실리카 슬러리를 이용한 1차 씨엠피 공정을 진행하여 상기 소자분리영역 상의 질화막을 노출시키는 단계;상기 1차 씨엠피 공정이 완료된 기판 전면에 세리아 슬러리를 이용한 2차 씨엠피 공정을 진행하여 상기 잔류된 갭필산화막을 식각하여 상기 패드질화막을 노출시키는 단계; 및상기 잔류된 질화막 및 패드질화막을 습식 식각으로 제거하여 소자분리막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
- 제 1항에 있어서, 상기 갭필산화막은 소자분리영역에서의 상기 갭필산화막의높이가 상기 패드질화막의 높이와 동일할 정도로 형성하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
- 제 1항에 있어서, 상기 질화막은 500~800Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
- 제 1항에 있어서, 상기 잔류된 패드질화막 및 질화막의 습식 식각은 H3PO4 으로 50분 동안 실시하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030051584A KR20050012584A (ko) | 2003-07-25 | 2003-07-25 | 반도체 소자의 소자분리막 형성방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030051584A KR20050012584A (ko) | 2003-07-25 | 2003-07-25 | 반도체 소자의 소자분리막 형성방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20050012584A true KR20050012584A (ko) | 2005-02-02 |
Family
ID=37224529
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020030051584A KR20050012584A (ko) | 2003-07-25 | 2003-07-25 | 반도체 소자의 소자분리막 형성방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20050012584A (ko) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100701698B1 (ko) * | 2005-06-30 | 2007-03-29 | 주식회사 하이닉스반도체 | 반도체 소자의 소자분리막 형성방법 |
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| KR100840643B1 (ko) * | 2006-12-12 | 2008-06-24 | 동부일렉트로닉스 주식회사 | 에지 프로파일을 개선하기 위한 반도체 소자의 제조 방법 |
-
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| N231 | Notification of change of applicant | ||
| WITN | Withdrawal due to no request for examination |