KR20040055463A - 반도체 소자의 소자분리막 형성방법 - Google Patents

반도체 소자의 소자분리막 형성방법 Download PDF

Info

Publication number
KR20040055463A
KR20040055463A KR1020020082148A KR20020082148A KR20040055463A KR 20040055463 A KR20040055463 A KR 20040055463A KR 1020020082148 A KR1020020082148 A KR 1020020082148A KR 20020082148 A KR20020082148 A KR 20020082148A KR 20040055463 A KR20040055463 A KR 20040055463A
Authority
KR
South Korea
Prior art keywords
film
forming
oxide film
etching
substrate
Prior art date
Application number
KR1020020082148A
Other languages
English (en)
Inventor
신희승
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020020082148A priority Critical patent/KR20040055463A/ko
Publication of KR20040055463A publication Critical patent/KR20040055463A/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02126—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/0223—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate
    • H01L21/02233—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer
    • H01L21/02236—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer group IV semiconductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3083—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/3086—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Element Separation (AREA)

Abstract

본 발명은 반도체 소자의 소자분리막 형성방법에 관한 것으로서, 반도체 기판 상에 반사방지막을 형성하는 단계와, 반사방지막 위에 소자분리 예정영역을 한정하는 감광막 패턴을 형성하는 단계와, 감광막 패턴을 식각장벽으로 하고 반사방지막을 식각하여 기판 표면을 노출시키는 단계와, 감광막 패턴을 제거하는 단계와, 잔류된 반사방지막을 식각장벽으로 하고 기판을 소정깊이 식각하여 샬로우 트랜치를 형성하는 단계와, 결과물에 열산화 공정을 진행하여 트랜치 내부에 열산화막을 형성하는 단계와, 열산화막을 포함한 기판 전면에 갭필 옥사이드막을 형성하는 단계와, 갭필 옥사이드막을 식각하여 잔류된 반사방지막을 노출시키는 단계와, 반사방지막을 식각하여 소자격리막을 형성하는 단계를 포함한다.

Description

반도체 소자의 소자분리막 형성방법{METHOD FOR FORMING ISOLATION LAYER IN SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자의 소자분리막 형성방법에 관한것으로, STI(Shallow Trench Isolation) 공정에 의해 트렌치를 형성하고, 상기 트렌치를 매립시키는 소자분리막을 형성하는 반도체 소자의 소자분리막 형성방법에 관한 것이다.
일반적으로 실리콘 웨이퍼에 형성되는 반도체 장치는 개개의 회로 패턴들을 전기적으로 분리하기 위한 소자 분리 영역을 포함한다. 특히 반도체 장치가 고집적화 되고 미세화 되어감에 따라 각 개별 소자의 크기를 축소시키는 것뿐만 아니라소자 분리 영역의 축소에 대한 연구가 활발히 진행되고 있다. 그 이유는 소자 분리 영역의 형성은 모든 제조 단계에 있어서 초기 단계의 공정으로서, 활성영역의 크기 및 후공정 단계의 공정마진을 좌우하게 되기 때문이다.
일반적으로 반도체 장치의 제조에 널리 이용되는 로코스 소자분리 방법은 공정이 간단하다는 이점이 있지만 256M DRAM급 이상의 고집적화되는 반도체 소자에 있어서는 소자 분리 영역의 폭이 감소함에 따라 버즈비크(Bird' Beak)에 의한 펀 치쓰루(Punch-Through)와 소자 분리막의 두께 감소로 인하여 그 한계점에 이르고 있다.
이에따라, 고집적화된 반도체 장치의 소자 분리에 적합한 기술로 트랜치를 이용한 소자 분리 방법, 예컨대 샬로우 트랜치 분리방법(Shallow Trench Isolation: 이하, STI)이 제안되었다.
도 1a 내지 도 1d는 종래 기술에 따른 반도체 소자의 소자분리막의 형성 방법을 설명하기 위한 공정단면도이다.
종래 기술에 따른 반도체 소자의 소자분리막의 형성 방법은, 도 1a에 도시된 바와 같이, 먼저 실리콘 기판(1) 상에 버퍼 역할을 하는 패드 산화막(3), 산화를 억제하는 실리콘 질화막(5) 및 반사방지막(7)을 순차적으로 형성한다. 이때, 상기 실리콘 질화막95)은 증착 시 배치 타입(batch type)으로 로딩되어 기판의 앞면(소자 형성면)과 이면에 모두 형성되므로, 이 후의 STI 식각 공정 후에 기판의 앞면만 식각되어 앞면과 뒷면 간에 스트레스가 발생된다. 따라서, 이러한 스트레스를 완화시켜주기 위해 실리콘 질화막을 증착하기 이전에 패드 산화막을 형성해 준다. 상기실리콘 질화막(5)은 이 후의 STI 식각 공정에서 하드마스크 역할을 하며, 또한 이 후의 CMP 공정에서 식각베리어막 역할을 한다.
그 다음, 반사방지막(7) 상부에 소자 분리 예정 영역을 형성시키기 위한 감광막 패턴(20)을 형성한다. 이때, 상기 반사방지막(7)은 실리콘 질화막(5)과 감광막 패턴(20) 간의 굴절율 차이에 의해 반사광의 역할을 최소화하기 위한 것이다.
이 후, 도 1b에 도시된 바와 같이, 상기 감광막 패턴을 마스크로 하여, 반사방지막(7), 실리콘 질화막(5) 및 패드 산화막(3)을 식각한 다음, 도 1c에 도시된 바와 같이, 다시 반도체 기판(1)을 소정 깊이 식각하여 샬로우 트랜치(ST1)를 형성한다. 이어, 상기 감광막 패턴을 제거한다.
그 다음, 도 1d에 도시된 바와 같이, 상기 샬로 트랜치(ST1)를 포함한 기판 전면에 열산화 공정을 진행하여 트랜치(ST1) 내부에 열산화막(9)을 형성한다. 이때, 상기 열산화막(9)은 샬로 트랜치 식각시 유발되는 스트레스를 제거하기 위한 것으로서, 식각으로 인한 데미지를 완화시키는 역할을 한다.
이 후, 도 1e에 도시된 바와 같이, 상기 결과물 전면에 갭필옥사이드막(11)을 형성한다.
이어, 도 1f에 도시된 바와 같이, 상기 갭필옥사이드막(11)을 화학적 기계적 연마하여 상기 실리콘 질화막(5)을 노출시킨다.
그 다음, 도 1g에 도시된 바와 같이, 상기 실리콘 질화막을 인산용액(H3PO4)을 이용하여 습식 식각한 다음, 상기 잔류된 갭필옥사이드막 및 패드 산화막을 화학적 기계적 연마하여 소자분리막(11a)을 형성한다.
그러나, 종래 기술에 따른 반도체 소자의 소자분리막은 다음과 같은 문제점이 있다.
실리콘 질화막은 기판의 앞면과 이면에 모두 증착된다. STI 식각 공정을 통해 기판의 앞면에 형성된 실리콘 질화막은 STI 식각 및 후처리 시 손실이 발생하고 기판의 이면에 형성된 실리콘 질화막은 손실이 발생하지 않는다. 따라서, 기판의 이면에 형성된 실리콘 질화막을 완전 제거하기 위해 습식 식각 시간이 장시간 소요되는 문제점이 있었다.
또한, 화학적 기계적 연마 공정에서, 상기 갭필옥사이드막과 실리콘 질화막 간의 연마율 선택비 차이로 인해 갭필옥사이드막이 다량 연마됨으로써, 상기 소자격리막 표면이 움푹 패이는 모우트(moat) 현상을 유발하는 문제점이 있었다.
따라서, 상기와 같은 문제점을 해결하기 위한 본 발명의 목적은, 패드산화막 및 실리콘 산화막 구조를 사용하지 않고 반사방지막의 재질을 개선시키어 샬로우 트랜치를 형성할 수 있는 반도체 소자의 소자분리막 형성방법을 제공하는 것이다.
본 발명의 다른 목적은 STI 식각 공정 시 마스크의 종횡비를 감소시켜 갭필 옥사이드막의 갭필이 수월해지도록 할 수 있는 반도체 소자의 소자분리막 형성방법을 제공하려는 것이다.
도 1a 및 도 1g는 종래 기술에 따른 반도체 소자의 소자분리막 형성방법을 설명하기 위한 제조공정도.
도 2a 내지 도 2g는 본 발명에 따른 반도체 소자의 소자분리막 형성방법을 설명하기 위한 제조공정도.
도 3a 내지 도 3g는 본 발명의 다른 실시예에 따른 반도체 소자의 소자분리막 형성방법을 설명하기 위한 제조공정도.
상기와 같은 목적을 해결하기 위하여, 본 발명에 따른 반도체 소자의 소자분리막 형성방법은 반도체 기판 상에 반사방지막을 형성하는 단계와, 반사방지막 위에 소자분리 예정영역을 한정하는 감광막 패턴을 형성하는 단계와, 감광막 패턴을 식각장벽으로 하고 반사방지막을 식각하여 기판 표면을 노출시키는 단계와, 감광막 패턴을 제거하는 단계와, 잔류된 반사방지막을 식각장벽으로 하고 기판을 소정깊이 식각하여 샬로우 트랜치를 형성하는 단계와, 결과물에 열산화 공정을 진행하여 트랜치 내부에 열산화막을 형성하는 단계와, 열산화막을 포함한 기판 전면에 갭필 옥사이드막을 형성하는 단계와, 갭필 옥사이드막을 식각하여 잔류된 반사방지막을 노출시키는 단계와, 반사방지막을 식각하여 소자격리막을 형성하는 단계를 포함한 것을 특징으로 한다.
상기 반사방지막으로는 SiON막의 단일막, SiO2/SiON의 적층막 및 SiO2/Si3N4/SiON의 적층막 중 어느 하나를 이용한다.
상기 반사방지막 식각 공정은 습식 방식에 의해 진행하며, 습식액으로 인산(H3PO4)용액과 불산(HF)용액을 사용한다.
상기 반사방지막은 600Å 이상의 두께로 형성한다.
본 발명에 따른 반도체 소자의 소자분리막 형성방법은 반도체 기판 상에 반사방지막을 형성하는 단계와, 반사방지막 위에 소자분리 예정영역을 한정하는 감광막 패턴을 형성하는 단계와, 감광막 패턴을 식각장벽으로 하고 반사방지막을 식각하여 기판 표면을 노출시키는 단계와, 감광막 패턴을 제거하는 단계와, 잔류된 반사방지막을 식각장벽으로 하고 기판을 소정깊이 식각하여 샬로우 트랜치를 형성하는 단계와, 잔류된 반사방지막을 제거하는 단계와, 결과물에 열산화 공정을 진행하여 트랜치를 포함한 기판 전면에 열산화막을 형성하는 단계와, 열산화막을 포함한기판 전면에 갭필 옥사이드막을 형성하는 단계와, 갭필 옥사이드막을 식각하여 열산화막을 노출시키는 단계와, 열산화막 및 잔류된 갭필 옥사이드막을 식각하여 소자격리막을 형성하는 단계를 포함한 것을 특징으로 한다.
이하, 본 발명의 바람직한 실시예를 첨부한 도면에 의거하여 상세히 설명한다.
도 2a 내지 도 2g는 본 발명의 일 실시예에 따른 반도체 소자의 소자분리막 형성방법을 설명하기 위한 제조공정도이다.
본 발명의 일 실시예에 따른 반도체 소자의 소자분리막 형성방법은, 도 2a에 도시된 바와같이, 먼저 반도체 기판(100)상에 반사방지막(102)을 600Å 이상의 두께로 형성한다. 이때, 상기 반사방지막(102)은 무기(inorganic) 재질로서, SiON막의 단일막, SiO2/SiON의 적층막 및 SiO2/Si3N4/SiON의 적층막 중 어느 하나를 이용한다.
이어, 상기 반사방지막(102) 위에 소자 분리 예정 영역을 형성시키기 위한 감광막 패턴(120)을 형성한다. 이 때, 감광막 패턴(120)은 얇은 폭의 소자 분리막을 형성하기 위하여 해상도가 우수한 DUV(deep ultra violet)광원을 이용하여 형성한다.
그런 다음, 도 2b에 도시된 바와같이, 상기 감광막 패턴을 식각장벽으로 하여 반사방지막(102)을 식각한다. 이 후, 도 2c에 도시된 바와 같이, 감광막 패턴을 제거하고 나서, 상기 잔류된 반사방지막(102a)를 식각 장벽으로 하고 반도체 기판(100)을 소정 깊이만큼 식각하여 샬로우 트랜치(ST2)를 형성한다. 이 때, 상기트랜치(ST2)는 바람직하게 2000 ~ 4500Å의 깊이로 형성한다. 이어, 상기 결과물에 세정 처리(미도시)를 실시한다.
이 후, 도 2d에 도시된 바와 같이, 상기 결과물에 열산화 공정을 진행하여 트랜치(ST2) 내부에 열산화막(104)을 형성한다. 이때, 상기 열산화막(104)은 샬로 트랜치 식각시 유발되는 스트레스를 제거하기 위한 것으로서, STI 식각 데미지를 완화시킨다.
이어, 도 2e에 도시된 바와 같이, 상기 열산화막믈 포함한 기판 전면에 갭필 옥사이드막(106)을 형성한다. 이때, 상기 갭필 옥사이드막(106)는 HDP(High Density Plasma) 방식으로 형성한다. 또한, 상기 갭필 옥사이드막을 형성하기 이전에, 샬로우 트랜치(ST2)를 포함한 기판 위에 접착용 산화막(미도시)을 형성하여 기판과 갭필 옥사이드막 간의 접착강도를 향상시킨다.
그런 다음, 도 2f에 도시된 바와 같이, 상기 갭필 옥사이드막(106)에 화학적 기계적 연마 또는 에치백 공정을 진행하여 반사방지막(102a) 상부가 드러나도록 한다.
이 후, 도 2g에 도시된 바와 같이, 습식 식각 공정을 진행하여 반사방지막을 제거하고 나서, 상기 잔류된 갭필 옥사이드막에 다시 화학적 기계적 연마 또는 에치백 공정을 진행하여 소자분리막(106a) 제조를 완료한다. 이때, 상기 습식 식각 공정은 습식액으로 인산(H3PO4)용액과 불산(HF)용액을 사용한다.
도 3a 내지 도 3g는 본 발명의 다른 실시예에 따른 반도체 소자의 소자분리막 형성방법을 설명하기 위한 제조공정도이다.
본 발명의 다른 실시예에 따른 반도체 소자의 소자분리막 형성방법은, 도 3a에 도시된 바와같이, 먼저 반도체 기판(200) 상에 반사방지막(202)을 600Å 이상의 두께로 형성한다. 이때, 상기 반사방지막(202)은 무기(inorganic) 재질로서, SiON막의 단일막, SiO2/SiON의 적층막 및 SiO2/Si3N4/SiON의 적층막 중 어느 하나를 이용한다.
이어, 상기 반사방지막(202) 위에 소자 분리 예정 영역을 형성시키기 위한 감광막 패턴(220)을 형성한다.
그 다음, 도 3b에 도시된 바와같이, 상기 감광막 패턴을 식각장벽으로 하여, 반사방지막을 식각한다. 이 후, 도 3c에 도시된 바와 같이, 상기 감광막 패턴을 제거한 다음, 잔류된 반사방지막(202a)을 마스크로 하여 반도체 기판(200)을 소정 깊이만큼 식각하여 샬로우 트랜치(ST3)를 형성한다. 이어, 상기 잔류된 반사방지막을 제거한다. 이때, 상기 습식 식각 공정은 습식액으로 인산(H3PO4)용액과 불산(HF)용액을 사용한다.
이 후, 도 3d에 도시된 바와 같이, 상기 샬로우 트랜치(ST3)를 포함한 기판 전면에 열산화 공정을 진행하여 열산화막(204)를 형성한다.
이어, 도 3e에 도시된 바와 같이, 상기 열산화막(204)을 포함한 기판 전면에 HDP 방식의 갭필 옥사이드막(206)을 형성한 다음, 도 3f에 도시된 바와 같이, 상기 갭필 옥사이드막(206)에 화학적 기계적 연마 또는 에치백 공정을 진행하여 열산화막(204)을 노출시킨다.
그런 다음, 도 3g에 도시된 바와 같이, 기판 표면이 노출되는 시점까지 열산화막 및 잔류된 갭필 옥사이드막을 습식 식각하여 소자분리막(206a)을 제조 공정을 완료한다.
상기한 바와같은 본 발명에 따른 반도체 소자의 소자분리막 형성방법을 다음과 같은 효과가 있다.
본 발명에서는 샬로우 트랜치 형성용 마스크로서 무기(inorganic) 재질의 반사방지막을 사용함으로써, 패드산화막 및 실리콘 질화막이 불필요하여 공정을 단순화시킨다.
또한, 반사방지막을 제거한 다음, 열산화막을 형성함으로써, 이 후의 갭필 옥사이드막 증착 시 갭필할 지역의 종횡비가 감소하여 갭필이 용이해지는 이점이 있다.
한편, 본 발명의 요지를 벗어나지 않는 범위내에서 다양하게 변경하여 실시할 수 있다.

Claims (5)

  1. 반도체 기판 상에 반사방지막을 형성하는 단계와,
    상기 반사방지막 위에 소자분리 예정영역을 한정하는 감광막 패턴을 형성하는 단계와,
    상기 감광막 패턴을 식각장벽으로 하고 상기 반사방지막을 식각하여 상기 기판 표면을 노출시키는 단계와,
    상기 감광막 패턴을 제거하는 단계와,
    상기 잔류된 반사방지막을 식각장벽으로 하고 상기 기판을 소정깊이 식각하여 샬로우 트랜치를 형성하는 단계와,
    상기 결과물에 열산화 공정을 진행하여 상기 트랜치 내부에 열산화막을 형성하는 단계와,
    상기 열산화막을 포함한 기판 전면에 갭필 옥사이드막을 형성하는 단계와,
    상기 갭필 옥사이드막을 식각하여 상기 잔류된 반사방지막을 노출시키는 단계와,
    상기 반사방지막을 식각하여 소자격리막을 형성하는 단계를 포함한 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  2. 제 1항에 있어서, 상기 반사방지막으로는 SiON막의 단일막, SiO2/SiON의 적층막 및 SiO2/Si3N4/SiON의 적층막 중 어느 하나를 이용하는 것을 특징으로 하는반도체 소자의 소자분리막 형성방법.
  3. 제 1항에 있어서, 상기 반사방지막 식각 공정은 습식 방식에 의해 진행하며, 습식액으로 인산(H3PO4)용액과 불산(HF)용액을 사용하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  4. 제 1항에 있어서, 상기 반사방지막은 600Å 이상의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  5. 반도체 기판 상에 반사방지막을 형성하는 단계와,
    상기 반사방지막 위에 소자분리 예정영역을 한정하는 감광막 패턴을 형성하는 단계와,
    상기 감광막 패턴을 식각장벽으로 하고 상기 반사방지막을 식각하여 상기 기판 표면을 노출시키는 단계와,
    상기 감광막 패턴을 제거하는 단계와,
    상기 잔류된 반사방지막을 식각장벽으로 하고 상기 기판을 소정깊이 식각하여 샬로우 트랜치를 형성하는 단계와,
    상기 잔류된 반사방지막을 제거하는 단계와,
    상기 결과물에 열산화 공정을 진행하여 상기 트랜치를 포함한 기판 전면에 열산화막을 형성하는 단계와,
    상기 열산화막을 포함한 기판 전면에 갭필 옥사이드막을 형성하는 단계와,
    상기 갭필 옥사이드막을 식각하여 상기 열산화막을 노출시키는 단계와,
    상기 열산화막 및 잔류된 갭필 옥사이드막을 식각하여 소자격리막을 형성하는 단계를 포함한 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
KR1020020082148A 2002-12-21 2002-12-21 반도체 소자의 소자분리막 형성방법 KR20040055463A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020020082148A KR20040055463A (ko) 2002-12-21 2002-12-21 반도체 소자의 소자분리막 형성방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020020082148A KR20040055463A (ko) 2002-12-21 2002-12-21 반도체 소자의 소자분리막 형성방법

Publications (1)

Publication Number Publication Date
KR20040055463A true KR20040055463A (ko) 2004-06-26

Family

ID=37348136

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020020082148A KR20040055463A (ko) 2002-12-21 2002-12-21 반도체 소자의 소자분리막 형성방법

Country Status (1)

Country Link
KR (1) KR20040055463A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11342442B2 (en) 2012-07-17 2022-05-24 Unm Rainforest Innovations Semiconductor product comprising a heteroepitaxial layer grown on a seed area of a nanostructured pedestal

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11342442B2 (en) 2012-07-17 2022-05-24 Unm Rainforest Innovations Semiconductor product comprising a heteroepitaxial layer grown on a seed area of a nanostructured pedestal
US11342441B2 (en) 2012-07-17 2022-05-24 Unm Rainforest Innovations Method of forming a seed area and growing a heteroepitaxial layer on the seed area
US11342438B1 (en) 2012-07-17 2022-05-24 Unm Rainforest Innovations Device with heteroepitaxial structure made using a growth mask
US11349011B2 (en) 2012-07-17 2022-05-31 Unm Rainforest Innovations Method of making heteroepitaxial structures and device formed by the method
US11374106B2 (en) 2012-07-17 2022-06-28 Unm Rainforest Innovations Method of making heteroepitaxial structures and device formed by the method
US11456370B2 (en) 2012-07-17 2022-09-27 Unm Rainforest Innovations Semiconductor product comprising a heteroepitaxial layer grown on a seed area of a nanostructured pedestal

Similar Documents

Publication Publication Date Title
US7763523B2 (en) Method for forming device isolation structure of semiconductor device using annealing steps to anneal flowable insulation layer
US6794266B2 (en) Method for forming a trench isolation structure
KR19980063317A (ko) 반도체장치의 소자분리방법
KR100305144B1 (ko) 반도체장치의 ｓｔｉ형 소자분리막 형성방법
KR20040055463A (ko) 반도체 소자의 소자분리막 형성방법
KR100319186B1 (ko) 트렌치 격리의 제조 방법
KR100868925B1 (ko) 반도체 소자의 소자분리막 형성방법
KR20050028618A (ko) 반도체 소자의 소자분리막 형성방법
KR100954418B1 (ko) 반도체 소자의 소자분리막 형성방법
KR20050012584A (ko) 반도체 소자의 소자분리막 형성방법
KR100548571B1 (ko) 반도체소자의 소자분리막 형성방법
KR20040055167A (ko) 반도체 소자의 소자분리막 형성방법
KR20040038145A (ko) 반도체 소자의 소자분리막 형성방법
KR20050069401A (ko) 반도체 소자의 소자분리막 형성 방법
KR100303365B1 (ko) 에스오아이 기판의 제조방법
KR100511903B1 (ko) 에스오아이 기판의 제조방법
KR100595858B1 (ko) 반도체 소자 제조방법
KR100588644B1 (ko) 반도체 소자 및 그 제조방법
KR19990006018A (ko) 반도체소자의 소자분리막 형성방법
KR20000001910A (ko) 알루미늄 산화막을 이용한 반도체 장치의 트렌치 소자분리방법
KR100511896B1 (ko) 에스오아이 기판의 제조방법
KR20060011612A (ko) 반도체소자의 소자분리 방법
KR20040004873A (ko) 반도체 소자의 트렌치형 소자분리막 형성방법
KR20000065984A (ko) 반도체 장치의 트렌치 소자분리 방법
KR20020091439A (ko) 소자분리막 형성 방법

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination