KR20000065984A - 반도체 장치의 트렌치 소자분리 방법 - Google Patents
반도체 장치의 트렌치 소자분리 방법 Download PDFInfo
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Abstract
본 발명은 반도체 장치의 트렌치 소자분리 방법에 관한 것이다. 본 발명에 따르면, 반도체 기판의 소정영역에 소자분리를 제조하기 위한 트렌치를 형성한 뒤, 상기 트렌치 내부에 1차적으로 절연막을 형성시켜 트렌치의 종횡비를 감소시킨다. 그리고 나서, 상기 종횡비가 감소된 트렌치 내부에 2차적으로 절연막을 충진하여 트렌치 소자분리를 완성하므로 트렌치 소자분리 내부에 기공 또는 패임현상이 발생되는 것을 방지하여 트렌치 소자분리의 특성을 향상시키게 된다.
Description
본 발명은 반도체 장치의 제조 방법에 관한 것으로, 특히 얕은 트렌치 소자분리(Shallow Trench Isolation:이하 "STI"라 함) 방법에 관한 것이다.
반도체 장치에서는 통상적으로 반도체 기판 상부에 형성된 트랜지스터, 다이오드 및 저항등의 여러가지 소자영역들을 전기적으로 분리하기 위해 소자분리막을 형성한다. 이러한 소자분리막 형성공정은 모든 반도체 제조 공정 단계에 있어서 초기 단계의 공정으로서, 액티브 영역의 사이즈 및 후속 제조 공정에서의 공정 마진을 좌우하게 된다.
이러한 소자분리를 형성하기 위한 방법으로는 실리콘 부분 산화법(LOCal Oxidation of Silicon; 이하 "LOCOS"라 한다)이 가장 많이 사용되고 있다.
상기 LOCOS 소자분리는 실리콘 기판 상에 패드 산화막 및 질화막을 차례로 형성하는 단계, 상기 질화막을 패터닝하는 단계 및 실리콘 기판을 선택적으로 산화시켜 필드 산화막을 형성하는 단계로 이루어진다. 그러나, 상기 LOCOS 소자분리에 의하면, 실리콘 기판의 선택적 산화시 마스크로 사용되는 질화막 하부에서 패드 산화막의 측면으로 산소가 침투하면서 필드 산화막의 끝부분에 버즈 비크(bird's beak)가 발생하게 된다. 이러한 버즈 비크에 의해 필드 산화막이 버즈 비크의 길이만큼 액티브 영역으로 확장되기 때문에, 채널 길이가 짧아져서 문턱전압(threshold voltage)이 증가하는 소위 "협채널 효과(narrow channel effect)"가 유발되어 트랜지스터의 전기적 특성을 악화시킨다. 특히, 상기 LOCOS 소자분리는 채널 길이가 0.3μm 이하로 감소됨에 따라 액티브 영역 양측의 필드 산화막이 붙어버리는 펀치쓰루우(punchthrough)가 발생하여 액티브 영역의 폭이 확보되지 않는 등 그 한계를 나타내고 있다.
따라서, 본 분야에서는 상기 LOCOS 소자분리방법의 단점을 보완시킨 또 다른 소자분리막 제조 방법으로서, 질화막 하부에 산화 완충막(oxidation buffer layer)으로서 기능하는 폴리실리콘을 형성하는 변형된 LOCOS 소자분리법인 PBL(Polysilicon Buffered LOCOS)공정 또는 PSL(Poly Spacer LOCOS)공정을 도입하였다. 상기한 PBL 공정이나 PSL 공정에서는 LOCOS 소자분리방법에 의해 형성된 소자분리막에 비해 버즈 비크의 발생은 다소 감소되는 잇점은 얻을 수 있으나, 반도체 기판과의 단차가 심해져 후속의 공정에서 불량을 유발시키는 단점이 있다.
그러므로, 0.25μm 이하의 디자인-룰로 제조되어지는 반도체 장치에서는 얕은 트렌치 소자분리 제조 방법이 가장 이상적인 소자분리막 제조 방법으로서 이용되고 있다.
도 1a 내지 도 1c는 종래 방법에 의한 반도체 장치의 트렌치 소자분리 방법을 설명하기 위한 단면도들이다.
먼저, 도 1a를 참조하면, 실리콘 기판(10)의 상부에 패드 산화막(12)을 약 100∼300Å 두께로 성장시킨 뒤, 그 상부에 질화막(14)을 약 1000∼2000Å의 두께로 형성한다. 이어서, 상기 질화막(14)의 상부에 감광막(도시하지 않음)을 형성한 뒤, 액티브 영역의 상부에만 상기 감광막 패턴이 존재하도록 사진 및 현상공정을 실시한다. 그리고 나서, 상기 감광막 패턴을 식각 마스크로서 이용하여 상기 질화막(14) 및 패드 산화막(12)을 건식 식각한다.
이어서, 상기 감광막 패턴을 제거한 후, 상기 건식 식각된 질화막(14) 및 패드 산화막(12)을 식각 마스크로서 이용하여 상부 표면이 노출되어 있는 실리콘 기판(10)을 소정 깊이로 건식 식각함으로써 트렌치(16)를 형성한다. 그리고 나서, 상기 트렌치(16)가 형성되어 있는 반도체 기판(10) 전면 상부에 USG(Undoped Silicon Glass)를 증착하여 제1절연막(18)을 형성한다.
도 1b를 참조하면, 상기 제1절연막(18)을 아르곤 가스를 이용하여 스퍼터링 식각을 한다. 여기서, 상기 아르곤 가스를 이용한 스퍼터링 식각은 약 45°각도로 식각이 진행되므로 상기 트렌치(16) 상부의 제1절연막(18)이 다른 영역에 비해 보다 많이 식각되어 하부의 질화막(14)등이 노출된다. 그러나, 트렌치(16) 하부의 제1절연막(18)은 완전히 식각되지 못하고 잔존하게 되므로 상기 트렌치(16)의 전체적인 종횡비는 감소하게 된다.
도 1c를 참조하면, 스퍼터링 식각을 완료한 후 상기 결과물의 상부에 제2절연막(20)을 화학기상침적(CVD) 방법에 의해 상기 트렌치(16)를 완전히 충진시킬 수 있을 정도의 두께로 증착한다. 이어서, 도시하지는 않았으나 상기 제2절연막(20)을 평탄화시킴으로써, 트렌치 소자분리를 완성한다.
상술한 종래의 트렌치 소자분리 방법에 의하면, 트렌치 소자분리를 형성하기 위한 트렌치(16) 내부에 제1절연막(18)을 증착한 뒤, 트렌치(16) 상부의 제1절연막(18)을 식각하게 되므로 트렌치(16)의 종횡비를 최초 형성시 보다 감소시킬 수 있는 효과가 있다. 그러나, 상기 제1절연막(18)을 식각하기 위한 아르곤 스퍼터링 식각시 트렌치(16)의 상부의 제1절연막(18)을 완전히 제거할 수 있다는 보장은 없으며, 만약 아르곤 스퍼터링 식각후에 트렌치(16) 상부에 제1절연막(18)이 조금이라도 잔존할 경우 트렌치(16)의 종횡비를 더욱 증가시키는 결과를 낳게 된다.
한편, 트렌치(16) 상부의 제1절연막(18)을 완전히 제거하기 위해 제1절연막을 얇게 형성할 경우, 아르곤 스퍼터링 식각시 트렌치(16) 상부가 손상될 우려가 있으며, 트렌치(16) 하부에도 트렌치(16)의 종횡비를 감소시킬 수 있을 만큼의 제1절연막(18)이 잔류하지 못한다. 따라서, 도 1c에 도시된 것과 같이, 트렌치 소자분리 내부에 공기로 인한 기공(void: 참조부호 "A")가 형성되어 소자분리 특성을 저하시키게 된다.
따라서 본 발명의 목적은, 기공 형성을 방지하여 소자분리 특성을 향상시킬 수 있는 트렌치 소자분리 방법을 제공하는데 있다.
상기 목적을 달성하기 위하여 본 발명은, 반도체 장치의 트렌치 소자분리 방법에 있어서: 반도체 기판의 소정영역에 소자분리용 트렌치를 형성하는 단계와; 상기 트렌치의 종횡비를 감소시키기 위해서, 상기 트렌치 내부에 제1절연막을 형성하는 단계와; 상기 제1절연막이 형성되어 있는 트렌치가 완전히 충진되도록 제2절연막을 형성하는 단계를 포함함을 특징으로 하는 반도체 장치의 트렌치 소자분리 방법을 제공한다.
바람직하게는, 상기 제1절연막은 상기 트렌치가 형성되어 있는 반도체 기판에 절연막을 전체적으로 증착한 뒤, 증착된 두께만큼 상기 절연막을 습식 식각함에 의해 형성한다.
바람직하게는, 상기 절연막은 트렌치의 가장 협소한 영역의 임계치수의 2배 이상의 두께로 형성하며, LAL 또는 HF를 이용하여 습식 식각한다.
도 1a 내지 도 1c는 종래 방법에 의한 반도체 장치의 트렌치 소자분리 방법을 설명하기 위한 단면도들이다.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 트렌치 소자분리 방법을 설명하기 위한 단면도들이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예를 상세히 설명하고자 한다.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 트렌치 소자분리 방법을 설명하기 위한 단면도들이다.
도 2a를 참조하면, 예컨대 피형의 실리콘 기판(100)에 열산화 공정을 실시하여 패드 산화막(102)을 약 100∼300Å 두께로 성장시킨다. 그리고 나서, 상기 패드 산화막(102) 상부에 질화막(104)을 저압화학기상침적(LPCVD:Low Pressure Chemical Vapor Deposition) 방법에 의해 약 1000∼2000Å의 두께로 형성한다. 이어서, 상기 질화막(104)의 상부에 활성영역을 정의하는 감광막(도시하지 않음) 패턴을 형성한 뒤, 이를 자기정렬된 식각 마스크로서 이용하여 상기 질화막(104) 및 패드 산화막(102)을 건식 식각한다.
이어서, 상기 감광막 패턴을 에싱 및 스트립 공정으로 완전히 제거한 후, 상기 건식 식각된 질화막(104) 및 패드 산화막(102) 패턴을 자기정렬된 식각 마스크로서 이용하여 실리콘 기판(100)을 소정 깊이로 건식 식각함으로써 트렌치(106)를 형성한다. 그리고 나서, 상기 트렌치(16)가 형성되어 있는 반도체 기판(10) 상부에 USG 또는 스핀-온-글래스 타입의 산화막과 같이 필링특성이 우수한 절연막으로 제1절연막(108)을 형성한다.
그 결과, 상기 질화막(104) 상부로 제1절연막(108)이 형성됨은 물론, 상기 트렌치(106)의 내부가 제1절연막(108)으로 충진된다. 이때, 도 2a에 도시되어 있는 것과 같이, 상기 트렌치(106)의 높은 종횡비로 인하여 제1절연막(108)이 충진되어 있는 트렌치(106) 내부에 공기로 인한 기공(참조부호 "B")가 형성되어 있다. 그러나, 상기 기공은 후속의 습식 공정을 통해 제거되므로 트렌치 소자분리 특성에 악영향을 미치지 않게 된다.
이때, 상기 제1절연막(108)은 상기 트렌치(106)의 가장 협소한 영역의 임계치수에 비해 약 2배 이상의 두께를 가지도록 형성하는 것이 바람직하다. 그리고, 상기 트렌치(106)의 측벽으로 노출되어 있는 반도체 기판(100)을 보호하기 위해 실리콘나이트라이드(SiN)막을 보호막으로서 더 증착할 수도 있다.
도 2b를 참조하면, 상기 제1절연막(108)에 습식 식각공정을 실시한다. 이때, 상기 습식 식각공정은 LAL(NH4F+HF) 또는 HF를 이용하여 진행하며, 상기 트렌치(106)의 상부가 노출되고 트렌치 내부의 기공이 제거될 때까지 진행하는 것이 바람직하다.
이와 같이, 상기 트렌치(106) 하부에 소정두께의 제1절연막(108a)이 잔류함으로써, 최초 형성된 상기 트렌치(106)의 종횡비가 감소된다.
도 2c를 참조하면, 상기 제1절연막(108a)이 형성되어 있는 결과물의 상부에 트렌치 소자분리를 완성하기 위한 제2절연막(110)을 증착한다. 예컨대, 상기 제2절연막(110)은 상기 제1절연막(108a)과 동일한 종류의 절연막으로 형성하는 것이 바람직하나, 상기 제1절연막(108a)과 동일하지 않은 절연막으로 형성하여도 무관하다. 다만, 상기 제1절연막(108a)과 같이 필링특성이 우수한 USG 또는 스핀-온-글래스 타입의 산화막을 이용하여 상기 트렌치(106) 내부가 완전히 충진될 때까지 증착한다.
도 2d를 참조하면, 상기 제2절연막(110)을 화학기계적연마(CMP:Chemical Mechanical Polishing) 공정으로 상기 질화막(104)이 노출되도록 평탄화시킨다. 그 결과, 제1절연막(108a) 및 제2절연막(110a)으로 이루어지는 트렌치 소자분리가 완성된다.
상기와 같이, 본 발명에서는 실리콘 기판의 소정영역에 트렌치를 형성한 뒤, 상기 트렌치 하부에 제1절연막을 형성함으로써, 상기 트렌치의 종횡비를 최초 형성시 보다 감소시킨다. 그리고 나서, 상기 트렌치 내부를 완전히 충진시킬 수 있는 제2절연막을 형성함으로써, 기공 또는 패임(seaming)현상이 발생되지 않는 트렌치 소자분리를 완성하게 된다.
또 다른 실시예로서, 트렌치가 형성되어 있는 반도체 기판에 제1절연막을 형성한 뒤, 아르곤 가스를 이용한 스퍼터링 식각공정을 실시하여 상기 트렌치 상부의 제1절연막을 완전히 제거한다. 이어서, 상기 결과물의 상부에 제2절연막을 형성한 뒤, 습식 식각공정을 실시하여 트렌치의 종횡비를 감소시켜 기공 또는 패임현상이 발생되지 않는 트렌치 소자분리를 완성하는 방법이 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
상술한 바와 같이 본 발명에서는, 반도체 기판의 소정영역에 소자분리를 제조하기 위한 트렌치를 형성한 뒤, 상기 트렌치 내부에 1차적으로 절연막을 형성시켜 트렌치의 종횡비를 감소시킨다. 이처럼 종횡비가 감소된 트렌치 내부에 2차적으로 절연막을 충진하여 트렌치 소자분리를 완성하게 되므로, 트렌치 소자분리 내부에 기공 또는 패임현상이 발생되는 것을 방지할 수 있으며, 그 결과 트렌치 소자분리의 특성이 향상되는 효과가 있다.
Claims (6)
- 반도체 장치의 트렌치 소자분리 방법에 있어서:반도체 기판의 소정영역에 소자분리용 트렌치를 형성하는 단계와;상기 트렌치의 종횡비를 감소시키기 위해서, 상기 트렌치 내부에 제1절연막을 형성하는 단계와;상기 제1절연막이 형성되어 있는 트렌치가 완전히 충진되도록 제2절연막을 형성하는 단계를 포함함을 특징으로 하는 반도체 장치의 트렌치 소자분리 방법.
- 제 1항에 있어서, 상기 제1절연막을 형성하는 단계는;상기 트렌치가 형성되어 있는 반도체 기판에 절연물을 전체적으로 증착하는 단계와,상기 절연물을 증착된 두께만큼 식각하는 단계를 포함함을 특징으로 하는 반도체 장치의 트렌치 소자분리 방법.
- 제 2항에 있어서, 상기 절연물은 트렌치의 가장 협소한 영역의 임계치수의 약 2배 이상의 두께로 형성함을 특징으로 하는 반도체 장치의 트렌치 소자분리 방법.
- 제 3항에 있어서, 상기 절연물은 LAL(NH4F+HF) 또는 HF를 이용하여 습식 식각함을 특징으로 하는 반도체 장치의 트렌치 소자분리 방법.
- 제 1항에 있어서, 상기 반도체 기판은, 그 상부에 패드 산화막 및 질화막을 구비함을 특징으로 하는 반도체 장치의 트렌치 소자분리 방법.
- 제 1항에 있어서, 상기 제1절연막을 형성하기 전에, 상기 트렌치 내부에 노출된 반도체 기판을 보호하기 위하여 실리콘나이트라이드막을 형성하는 단계를 더 포함함을 특징으로 하는 반도체 장치의 트렌치 소자분리 방법.
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1999
- 1999-04-12 KR KR1019990012791A patent/KR20000065984A/ko not_active Application Discontinuation
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