KR20000013286A - 반도체 장치의 소자분리막 제조방법 - Google Patents

반도체 장치의 소자분리막 제조방법 Download PDF

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Abstract

본 발명은 얕은 트렌치 소자분리(STI) 구조를 갖는 반도체 장치의 소자분리막 제조방법에 관한 것이다. 본 발명에 따른 STI 구조의 소자분리막 제조방법에 의하면, 반도체 기판에 트렌치를 형성함에 있어서 이방성 식각공정을 실시한 후에 등방성 식각공정을 추가로 실시함으로써, 활성영역과 소자분리막의 경계부분에 발생되는 불량을 최소화하여 반도체 기판에 흐르는 누설전류 문제를 해소한다. 또한 트렌치 내부에 절연물을 필링하는 과정에서 발생되는 스트레스 문제를 해소하여 반도체 장치의 신뢰성을 한층 증가시킨다.

Description

반도체 장치의 소자분리막 제조방법
본 발명은 반도체 장치의 소자분리막 제조방법에 관한 것으로, 특히 얕은 트렌치 소자분리(shallow trech isolation; STI)막 제조방법에 관한 것이다.
반도체 장치에서는 반도체 기판 상부에 형성된 트랜지스터, 다이오드 및 저항등의 여러가지 소자영역들을 전기적으로 분리하기 위해 소자분리막을 형성한다. 이러한 소자분리막 형성공정은 모든 반도체 제조 공정 단계에 있어서 초기 단계의 공정으로서, 액티브 영역의 사이즈 및 후속 제조 공정에서의 공정 마진을 좌우하게 된다.
이러한 소자분리를 형성하기 위한 방법으로는 실리콘 부분 산화법(LOCal Oxidation of Silicon; 이하 ″LOCOS″라 한다)이 가장 많이 사용되고 있다.
상기 LOCOS 소자분리는 실리콘 기판 상에 패드 산화막 및 질화막을 차례로 형성하는 단계, 상기 질화막을 패터닝하는 단계 및 실리콘 기판을 선택적으로 산화시켜 필드 산화막을 형성하는 단계로 이루어진다. 그러나, 상기 LOCOS 소자분리 에 의하면, 실리콘 기판의 선택적 산화시 마스크로 사용되는 질화막 하부에서 패드 산화막의 측면으로 산소가 침투하면서 필드 산화막의 끝부분에 버즈 비크(bird's beak)가 발생하게 된다. 이러한 버즈 비크에 의해 필드 산화막이 버즈 비크의 길이만큼 액티브 영역으로 확장되기 때문에, 채널 길이가 짧아져서 문턱전압(threshold voltage)이 증가하는 소위 "협채널 효과(narrow channel effect)"가 유발되어 트랜지스터의 전기적 특성을 악화시킨다. 특히, 상기 LOCOS 소자분리는 채널 길이가 0.3μm 이하로 감소됨에 따라 액티브 영역 양측의 필드 산화막이 붙어버리는 펀치쓰루우(punchthrough)가 발생하여 액티브 영역의 폭이 확보되지 않는 등 그 한계를 나타내고 있다. 따라서 상기한 LOCOS 소자분리방법의 단점을 보완시킨 또 다른 소자분리막 제조 방법으로서, 질화막 하부에 산화 완충막(oxidation buffer layer)으로서 기능하는 폴리실리콘을 형성하는 변형된 LOCOS 소자분리법인 PBL(Polysilicon Buffered LOCOS)공정 또는 PSL(Poly Spacer LOCOS)공정을 도입하였다. 이러한 PBL 공정이나 PSL 공정으로 형성시킨 소자분리막은 상기 LOCOS 소자분리방법에 의해 형성된 소자분리막에 비해 버즈 비크의 발생은 다소 감소되는 잇점이 있으나 반도체 기판과의 단차가 심해져 후속의 공정에서 불량을 유발시키는 단점이 있다.
그러므로, 0.25μm 이하의 디자인-룰로 제조되어지는 반도체 장치에서는 트렌치 소자분리 방법이 거론되어 왔다. 이러한 얕은 트렌치 소자분리(이하 "STI"라 한다) 공정은 실리콘 기판을 소정 깊이로 식각하여 트렌치를 형성하는 단계, 상기 트렌치 및 기판의 상부에 절연막을 증착하는 단계, 및 상기 절연막을 에치백(etch back) 또는 화학 기계적 연마(chemical mechanical polishing; 이하 "CMP"라 한다) 방법으로 식각하여 상기 트렌치의 내부를 절연막으로 매립(filling)하는 단계로 이루어진다.
그러나 상기 STI 공정에 있어서의 문제점은 소자분리막 형성을 위한 트렌치 형성을 위한 건식식각공정에서 불량(demage)이 발생되며, 또한 형성된 트렌치 내부에 절연물을 필링하는 과정에서 발생되는 스트레스로 인해 기판을 이루고 있는 실리콘 격자에 결함밀도를 증가시켜 반도체 기판에 누설전류를 증가시킨다는 것이다. 그 결과, 최종적으로 반도체 장치의 제품특성 및 신뢰성을 저하되는 문제점이 있다. 따라서 본 분야에서는 반도체 장치의 고집적화에 매우 적합한 STI 공정에 있어서의 상기와 같은 문제점을 해소할 수 있는 보다 개선된 STI 공정이 절실히 요구된다.
따라서 본 발명의 목적은, 트렌치를 형성하기 위한 반도체 기판 식각공정에서 불량이 발생되지 않는 개선된 STI 공정방법을 제공함에 있다.
본 발명의 다른 목적은, 트렌치 내부에 절연물을 필링하는 과정에서 스트레스가 발생되지 않는 개선된 STI 공정방법을 제공함에 있다.
본 발명의 다른 목적은, 반도체 기판에 누설전류를 발생시키지 않는 개선된 STI 공정방법을 제공함에 있다.
본 발명의 또 다른 목적은, 반도체 장치의 제품특성 및 신뢰성을 증가시킬 수 있는 개선된 STI 공정방법을 제공함에 있다.
상기 목적들을 달성하기 위하여 본 발명은, 반도체 장치의 소자분리막 제조방법에 있어서: 반도체 기판 상부 중, 액티브 영역이 형성될 부위에 연장하여 엣지부분이 대체로 라운딩된 트렌치 형성용 마스크층을 형성하는 단계와; 상기 형성된 마스크층을 이용하여 상기 반도체 기판을 소정 깊이로 이방성 식각하여 제1트렌치를 형성하는 단계와; 상기 제1트렌치에 대하여 등방성 식각공정을 실시하여 절연막이 매립될 최종 트렌치로서의 제2트렌치를 형성하는 단계와; 상기 제2트렌치 내부에 절연막을 매립함으로써 트렌치 소자분리막을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 소자분리막 제조방법을 제공한다.
또한 상기 목적들을 달성하기 위하여 본 발명은, 반도체 장치의 소자분리막 제조방법에 있어서: 반도체 기판 상부에 제1절연막을 증착한 뒤, 상기 반도체 기판 상부 중 액티브 영역이 형성될 부위에 연장되도록 상기 제1절연막을 패터닝하는 단계와; 상기 제1절연막이 패터닝되어 있는 반도체 기판 전면 상부에 제2절연막을 증착한뒤 에치백하여 상기 제1절연막의 패턴사이에 스페이서를 형성하는 단계와; 상기 스페이서가 형성된 제1절연막 패턴을 식각마스크로서 이용하여 상기 반도체 기판의 노출된 부분을 소정 깊이로 이방성 식각하여 제1트렌치를 형성하는 단계와; 상기 제1트렌치에 대하여 등방성 식각공정을 실시하여 절연막이 매립될 최종 트렌치로서의 제2트렌치를 형성하는 단계와; 상기 제2트렌치 내부에 절연막을 매립함으로써 트렌치 소자분리막을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 소자분리막 제조방법을 제공한다.
도 1a 내지 도 1f는 본 발명의 바람직한 실시예에 따른 소자분리막 제조방법을 설명하기 위한 단면도들이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
도 1a 내지 도 1f는 본 발명의 바람직한 실시예에 따른 소자분리막 제조방법을 설명하기 위한 단면도들이다.
도 1a는 활성영역이 형성될 영역에만 산화막 패턴 102을 형성하는 단계를 나타내는 도면이다. 도면을 참조하면, P형 반도체 기판 100의 전면 상부에 후속의 공정에서 상기 반도체 기판 100을 식각하기 위한 식각마스크로서 기능하는 물질막으로서, 예컨대 산화막을 증착한다. 바람직하게는, 상기 산화막은 증착 또는 산화공정을 통해 형성한다. 이어서, 상기 산화막 상부에 감광막 104을 형성한뒤, 사진 및 식각공정을 실시하여 도면에 도시된 것과 같은 산화막 패턴 102를 형성한다. 이때, 상기 산화막을 패터닝하기 위해서는 예컨대, CF4와 H2의 혼합개스, C2F6, C3F8, CHF3등과 같은 에천트를 사용할 수 있다. 그리고 본 발명에서는 상기 산화막을 패터닝하기 위해 노광된 부분이 현상되는 포지티브형 감광막을 사용하였으나, 노광되지 않은 부분이 현상되는 네거티브형 감광막을 사용할 수 도 있다. 다만, 네거티브형 감광막을 사용하는 경우에는 노광되는 영역과 소자분리막이 형성될 영역을 일치시키지 않아야 한다. 결국, 상기한 사진 및 식각공정을 통해 상기 산화막 패턴 102가 형성되고, 상기 산화막 패턴 102 사이에는 개구 106이 형성된다.
도 1b는 상기 개구 106 측벽에 스페이서를 형성하기 위한 물질막 108을 형성하는 단계를 나타낸다. 상기 감광막 104를 완전히 제거한뒤, 상기 개구 106이 형성되어 있는 상기 반도체 기판 100 상부에 스페이서 형성을 위한 물질막 108을 형성한다. 바람직하게는, 상기 물질막 108은 상기 산화막 패턴 102과 식각선택비가 우수한 질화막으로 형성한다. 이때, 상기 물질막 108의 두께를 조절함으로써, 후속의 공정에서 형성될 스페이서의 사이즈를 조절할 수 있게 된다.
도 1c는 반도체 기판 100에 이방성 식각공정을 실시하는 단계를 나타낸다. 상기 형성된 물질막 108에 에치백을 실시하여 상기 개구 108 측벽에 스페이서 108`을 형성한다. 그리고 나서, 상기 스페이서 108`이 형성되어 있는 상기 개구 108으로 인해 노출되어 있는 상기 반도체 기판 100을 이방성 식각하여 도면에 도시된 것과 같은 제1트렌치 110을 형성한다. 이때, 상기 제1트렌치 110의 사이즈는 상기 스페이서 108`의 사이즈 또는 상기 산화막 패턴 102의 두께에 영향을 받게 된다. 그러므로 상기 스페이서 108`의 사이즈 또는 산화막 패턴 102의 두께를 조절함으로써, 제1트렌치 110의 사이즈를 결정할 수 있다. 이때, 상기 반도체 기판 100을 이방성 식각하기 위한 에천트로서는, 예컨대 C2F6, CF3Cl, CF2Cl2를 사용할 수 있으며, 개스 에칭일 경우에는 HCl을 사용할 수 있다.
도 1d는 상기 제1트렌치 110에 등방성 식각공정을 실시하는 단계를 나타낸다. 상기 반도체 기판 100에 형성되어 있는 제1트렌치 110에 등방성 식각공정을 실시하여 상기 제1트렌치 110에 비해 보다 면적이 넓은 제2트렌치 112를 형성한다. 이때, 상기 제2트렌치 112를 형성하기 위해 본 발명에서는 등방성 식각공정을 연속해서 약 3회 실시하였으나, 그 이상 실시하여도 무관하다. 그리고 상기 등방성 식각공정에 사용되는 에천트로서는, 예컨대 HF, HNO3및 H3PO4가 1:1:10의 비율로 섞여있는 혼합액, HF 와 H3PO4가 1:2의 비율로 섞여있는 혼합액등이 사용될 수 있다.
이와 같은 트렌치 형성공정에 있어서, 종래에는 이방성 식각공정만을 실시하여 트렌치를 형성함으므로 활성영역과의 경계면에서 불량이 발생되고 이러한 불량으로 인해 반도체 기판 격자의 결함밀도가 증가되어 누설전류 특성 및 신뢰성이 저하되는 문제점이 빈번히 유발되었으나, 본 발명에서는 상술한 바와 같이 이방성 식각공정을 실시한 후에 등방성 식각공정을 실시함으로써 상기한 종래의 문제점이 해소되는 이점이 있다.
도 1e는 상기 제2트렌치 112가 형성되어 있는 반도체 기판 100 상부에 소자분리막 형성을 위한 절연막 114을 증착하는 단계를 나타낸다. 상기 산화막 패턴 102 및 스페이서 108`을 제거한 뒤, 상기 트렌치 112가 형성되어 있는 상기 반도체 기판 100에 절연막 114를 증착한다. 예컨대, 상기 절연막 114은 산화막으로 형성하는 것이 바람직하다.
도 1f는 본 발명에 따른 소자분리막 114를 완성하는 단계를 나타낸다. 상기 반도체 기판 100 상부에 증착되어 있는 상기 절연막 114에 평탄화 공정을 실시한다. 상기 평탄화 공정은 예컨대, 에치백 또는 화학 기계적 연마(CMP:Chemical Mechanical Polishing) 공정을 이용하는 것이 바람직하며, 상기 반도체 기판 100이 노출될때까지 실시하는 것이 바람직하다. 그 결과, 상기 제2트렌치 내부에는 본 발명에 따른 소자분리막 114`이 형성된다.
상술한 실시예 이외에 상기 제1트렌치 110 및 제2트렌치 112를 형성하는 과정에서, 상기 제1트렌치를 형성하고 나서 상기 스페이서 108` 및 산화막 패턴 102을 제거한 뒤, 제2트렌치를 형성하여도 상기 실시예에서와 동일한 소자분리막 114`을 얻을 수 있다.
상술한 바와 같이 본 발명에 따른 STI 구조의 소자분리막 형성방법에 의하면, 반도체 기판에 트렌치를 형성함에 있어서 이방성 식각공정을 실시한 후에 등방성 식각공정을 추가로 실시함으로써, 활성영역과 소자분리막의 경계부분에 발생되는 불량을 최소화하여 반도체 기판에 흐르는 누설전류 문제를 해소한다. 또한 트렌치 내부에 절연물을 필링하는 과정에서 발생되는 스트레스 문제가 해소되어 반도체 장치의 신뢰성이 한층 증가되는 효과가 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (7)

  1. 반도체 장치의 소자분리막 제조방법에 있어서:
    반도체 기판 상부 중, 액티브 영역이 형성될 부위에 연장하여 엣지부분이 대체로 라운딩된 트렌치 형성용 마스크층을 형성하는 단계와;
    상기 형성된 마스크층을 이용하여 상기 반도체 기판을 소정 깊이로 이방성 식각하여 제1트렌치를 형성하는 단계와;
    상기 제1트렌치에 대하여 등방성 식각공정을 실시하여 절연막이 매립될 최종 트렌치로서의 제2트렌치를 형성하는 단계와;
    상기 제2트렌치 내부에 절연막을 매립함으로써 트렌치 소자분리막을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 소자분리막 제조방법.
  2. 제 1항에 있어서, 상기 마스크층은 산화막임을 특징으로 하는 반도체 장치의 소자분리막 제조방법.
  3. 제 1항에 있어서, 상기 이방성 식각공정을 실시하는 단계 후, 상기 마스크층을 제거하는 단계를 더 구비하는 것을 특징으로 하는 반도체 장치의 소자분리막 제조방법.
  4. 제 1항에 있어서, 상기 소자분리막은 상기 트렌치가 형성되어 있는 상기 반도체 기판에 절연물을 증착한 뒤, 에치백 또는 화학 기계적 연마공정을 통해 상기 반도체 기판이 노출될 때까지 식각함에 의해 형성됨을 특징으로 하는 반도체 장치의 소자분리막 제조방법.
  5. 반도체 장치의 소자분리막 제조방법에 있어서:
    반도체 기판 상부에 제1절연막을 증착한 뒤, 상기 반도체 기판 상부 중 액티브 영역이 형성될 부위에 연장되도록 상기 제1절연막을 패터닝하는 단계와;
    상기 제1절연막이 패터닝되어 있는 반도체 기판 전면 상부에 제2절연막을 증착한뒤 에치백하여 상기 제1절연막의 패턴사이에 스페이서를 형성하는 단계와;
    상기 스페이서가 형성된 제1절연막 패턴을 식각마스크로서 이용하여 상기 반도체 기판의 노출된 부분을 소정 깊이로 이방성 식각하여 제1트렌치를 형성하는 단계와;
    상기 제1트렌치에 대하여 등방성 식각공정을 실시하여 절연막이 매립될 최종 트렌치로서의 제2트렌치를 형성하는 단계와;
    상기 제2트렌치 내부에 절연막을 매립함으로써 트렌치 소자분리막을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 소자분리막 제조방법.
  6. 제 5항에 있어서, 상기 제1절연막은 산화막이며, 상기 제2절연막을 질화막임을 특징으로 하는 반도체 장치의 소자분리막 제조방법.
  7. 제 5항에 있어서, 상기 소자분리막은 상기 트렌치가 형성되어 있는 상기 반도체 기판에 절연물을 증착한 뒤, 에치백 또는 화학 기계적 연마공정을 통해 상기 반도체 기판이 노출될 때까지 식각함에 의해 형성됨을 특징으로 하는 반도체 장치의 소자분리막 제조방법.
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* Cited by examiner, † Cited by third party
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KR20000074471A (ko) * 1999-05-21 2000-12-15 김영환 반도체 장치의 분리구조 제조방법
KR100456530B1 (ko) * 2001-12-27 2004-11-10 동부전자 주식회사 반도체 소자의 샬로우 트렌치 아이솔레이션 형성 방법
KR100834245B1 (ko) * 2006-08-24 2008-05-30 동부일렉트로닉스 주식회사 반도체 장치 제조 방법

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