KR100353832B1 - 반도체 소자의 소자 격리막 형성 방법 - Google Patents

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Abstract

본 발명은 셀의 리프레쉬를 개선하도록 한 소자 격리막 형성 방법에 관한 것으로, 반도체기판상에 제 1 버퍼질화막, 버퍼산화막, 패드질화막을 차례로 형성하는 단계, 상기 패드질화막, 버퍼산화막, 제 1 버퍼산화막을 하드마스크층으로 하여 상기 반도체기판을 소정깊이로 식각하여 트렌치를 형성하는 단계, 상기 트렌치를 포함한 전면에 제 1 산화막을 형성하는 단계, 상기 제 1 산화막을 화학적기계적연마한 후 상기 제 1 버퍼질화막까지 습식식각하여 필드산화막을 형성하는 단계, 상기 필드산화막상에 제 2 버퍼질화막, 제 2 산화막을 차례로 형성하는 단계, 상기 패드질화막을 연마정지막으로 하여 상기 제 2 산화막을 화학적기계적연마하는 단계, 상기 패드질화막을 제거하는 단계, 및 상기 버퍼산화막과 상기 제 2 산화막을 제거하는 단계를 포함하여 이루어진다.

Description

반도체 소자의 소자 격리막 형성 방법{METHOD FOR FORMING ISOLATION LAYER IN SEMICONDUCTOR DEVICE}
본 발명은 반도체소자의 제조 방법에 관한 것으로, 특히 STI 방법을 이용한 트렌치 구조의 필드산화막 형성시, 필드산화막 리세스 공정에 따른 험프(Hump) 현상을 방지하여 셀의 누설전류특성을 개선시키는 소자 격리막의 형성 방법에 관한 것이다.
일반적으로 반도체 소자의 소자 격리(Isolation; ISO)는 LOCOS(Local Oxidation of Silicon) 또는 PGI(Profiled Grove Isolation) 등과 같은 통상적인 소자 격리 방법을 이용하여 반도체기판의 소정 부분에 필드절연막을 형성하여 활성영역을 한정하는 필드영역을 형성한다.
소자 격리 방법 중에서 LOCOS 방법은 활성영역을 한정하는 산화 마스크인 질화막(Nitride)을 반도체기판상에 형성하고, 포토리소그래피(Photolithograpy) 방법으로 패터닝하여 반도체기판의 소정 부분을 노출시킨 후, 노출된 반도체기판을 산화시켜 소자 격리 영역으로 이용되는 필드산화막(Field Oxide)을 형성한다.
LOCOS 방법은 공정이 단순하고, 넓은 부위와 좁은 부위를 동시에 분리할 수 있다는 장점을 갖고 있지만, 측면산화에 의한 새부리(Bird's beak)가 형성되어 소자 격리 영역의 폭이 넓어져서 소오스/드레인 영역의 유효 면적을 감소시킨다. 또한, 필드산화막 형성시 산화막의 가장자리에 열 팽창계수의 차이에 따른 응력이 집중됨으로써, 실리콘 기판에 결정 결함이 발생하여 누설전류가 많은 단점이 있다.
다른 방법으로서 PGI 방법은 반도체기판을 식각하여 홈을 형성하고 그 홈에 절연 물질을 채워서 활성영역을 한정하므로써 새부리로 인해 활성영역을 잠식하는문제를 해결할 수 있는 소자 격리 방법으로, 그 대표적인 예로는 STI(Shallow Trench Isolation) 방법이 있다.
STI 방법은 반도체기판상에 상기 반도체기판과 식각선택비가 양호한 질화막을 형성하고, 상기 질화막을 하드마스크(Hardmask)로 사용하기 위해 질화막을 포토리소그래피 방법으로 패터닝하여 질화막 패턴을 형성하고, 질화막 패턴을 하드 마스크로 사용하여 반도체기판을 소정 깊이로 건식 식각 방법으로 패터닝하여 트렌치를 형성한 후, 상기 트렌치에 절연막을 매립시킨 후 화학적기계적연마(Chemical Mechanical Polishing; CMP)하여 트렌치에 매립되는 필드절연막을 형성한다.
그러나, 트렌치구조의 소자 격리막을 형성함에 있어서 가장 큰 문제점 중의 하나는, 트렌치의 측벽과 인접하는 채널 영역에 국부적으로 강한 전계가 형성되어 낮은 게이트 전압에서도 쉽게 반전(inversion)이 일어나 소오스/드레인 사이에 흐르는 전류가 증가하는 것이다. 특히, 고집적 반도체 소자에서 STI 방법을 이용하는 경우에는, 트렌치의 모서리(Edge) 부분이 어떤 프로파일을 갖는가에 따라 소자의 전기적 특성이 결정된다고 해도 과언이 아니다.
도 1a 내지 도 1d는 종래기술에 따른 STI 방법을 이용한 소자격리막 형성 방법을 도시한 도면이다.
도 1a에 도시된 바와 같이, 반도체기판(11)상에 버퍼산화막(Buffer oxide)(또는 패드산화막)(12), 패드질화막(Pad nitride)(13)을 형성한 후, 소자격리마스크(도시 생략)를 이용하여 패드질화막(13), 버퍼산화막(12)을 순차적으로 식각하여 소자격리영역을 노출시키고 계속해서 노출된 반도체기판(11)의 소자격리영역을 소정깊이로 식각하여 트렌치를 형성한다. 트렌치의 측벽을 산화시켜 측벽산화막(14)을 형성한다. 여기서, 소자격리마스크는 패드질화막(13)상에 감광막을 도포하고 노광 및 현상으로 패터닝하여 형성된다.
도 1b에 도시된 바와 같이, 트렌치를 포함한 전면에 갭필특성이 우수한 산화막을 형성한 후, 패드질화막(13)을 연마정지막으로 한 화학적기계적연마공정을 실시하여 필드산화막(15)을 형성한다. 여기서, 도면부호 13a는 연마후 잔류하는 패드질화막을 나타내며, 측벽산화막(14)은 필드산화막(15)과 동일한 산화막으로서 작용하므로 이후 도면부호를 생략한다.
도 1c에 도시된 바와 같이, 연마공정후 잔류하는 패드질화막(13a)을 제거한 후, 반도체기판(11)의 전면에 웰(Well) 이온 및 채널(Channel) 이온을 주입한다. 여기서, 패드질화막(13a) 제거후 필드산화막(15)은 반도체기판(11)의 활성영역보다 200Å∼300Å 더 높게 형성된다.
게이트산화 전세정(Precleaning) 공정, 즉 습식식각에 의한 등방성 식각을 실시하여 버퍼산화막(12)을 제거하는데, 이 때 상술한 등방성 습식식각은 필드산화막(15)의 상측(a), 필드산화막(15)의 측면(b) 및 버퍼산화막(12)의 상측(c)이 동시에 습식식각된다.
도 1d에 도시된 바와 같이, 상술한 습식식각을 통해 버퍼산화막(12)을 제거한 다음, 반도체기판(11)상에 게이트산화막(16), 게이트전극(17)을 형성한다.
그러나, 상술한 종래기술의 소자 격리막 형성 방법은 트렌치 매립후 이어지는 여러 가지 산화막 식각 공정에서 과도하게 식각되어, 최종적으로 트렌치에 남아있는 필드산화막(15)의 높이가 반도체기판(11)의 활성영역의 높이보다 낮아져 활성영역이 노출되는 현상("A")이 발생한다. 이러한 현상은, 후속 게이트 산화막 형성시 노출된 부분에 게이트산화막이 얇아지고, 또한 게이트전극 형성 공정에서 게이트전극 물질이 트렌치의 상부 모서리 부분을 감싸며 형성되므로써, 게이트전극에 전압인가시 모우트 현상이 발생된 트렌치의 모서리 부분에 국부적으로 전계가 집중된다. 따라서, 트렌치 모서리의 전계(Electric field)가 트렌치 중심의 전계보다 커지게 되어, 트랜지스터가 두 번 턴-온(Turn on)되는 험프 현상을 유발하여 셀의 리프레쉬(Refresh) 특성을 열화시키는 주요인이 된다.
본 발명은 상기 종래기술의 문제점을 해결하기 위해 안출한 것으로서, 트렌치에 매립된 필드산화막이 손실로 인한 소자의 험프 현상을 방지하는데 적합한 소자 격리막 형성 방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1d는 종래기술에 따른 소자 격리막의 형성 방법을 도시한 공정 단면도,
도 2a 내지 도 2e는 본 발명의 실시예에 따른 소자 격리막의 형성 방법을 도시한 공정 단면도.
*도면의 주요 부분에 대한 부호의 설명
21 : 반도체기판 22 : 제 1 버퍼질화막
23 : 버퍼산화막 24 : 패드질화막
25 : 제 1 산화막 25a : 필드산화막
26 : 제 2 버퍼질화막 27 : 제 2 산화막
28 : 게이트산화막 29 : 게이트전극
상기 목적을 달성하기 위한 본 발명의 소자 격리막 형성 방법은 반도체기판상에 제 1 버퍼질화막, 버퍼산화막, 패드질화막을 차례로 형성하는 단계, 상기 패드질화막, 버퍼산화막, 제 1 버퍼산화막을 하드마스크층으로 하여 상기 반도체기판을 소정깊이로 식각하여 트렌치를 형성하는 단계, 상기 트렌치를 포함한 전면에 제 1 산화막을 형성하는 단계, 상기 제 1 산화막을 화학적기계적연마한 후 상기 제 1버퍼질화막까지 습식식각하여 필드산화막을 형성하는 단계, 상기 필드산화막상에 제 2 버퍼질화막, 제 2 산화막을 차례로 형성하는 단계, 상기 패드질화막을 연마정지막으로 하여 상기 제 2 산화막을 화학적기계적연마하는 단계, 상기 패드질화막을 제거하는 단계, 및 상기 버퍼산화막과 상기 제 2 산화막을 제거하는 단계를 포함하여 이루어짐을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 소자 격리막의 형성 방법을 도시한 도면이다.
도 2a에 도시된 바와 같이, 반도체기판(21)상에 제 1 버퍼질화막(22), 버퍼산화막(23), 패드질화막(24)을 차례로 형성한 후, 소자 격리마스크를 이용하여 패드질화막(24), 버퍼산화막(23) 및 제 1 버퍼질화막(22)을 순차적으로 식각하여 반도체기판(21)의 소자 격리 영역을 노출시킨다. 계속해서, 노출된 반도체기판(21)을 소정 깊이로 식각하여 트렌치를 형성한다.
트렌치를 충분히 매립시키도록 패드질화막(24)의 상부로 갭필 특성이 우수한 제 1 산화막(25)을 형성한다. 이 때, 제 1 산화막(25)은 고밀도 플라즈마 산화막(High Density Plasma Oxide; HDP-oxide)을 이용하며, 제 1 산화막(25)을 트렌치에 매립시키기 전에 트렌치의 측벽을 산화시켜 측벽산화막(도시 생략)을 형성한다.
도 2b에 도시된 바와 같이, 제 1 산화막(25)을 화학적기계적연마하여 평탄화시킨 후, 제 1 버퍼질화막(22)의 높이와 동일하게 제 1 산화막(25)을 습식식각하여 필드산화막(25a)을 형성한 후, 필드산화막(25a)상에 제 2 버퍼질화막(26)을 형성한다.
도 2c에 도시된 바와 같이, 제 2 버퍼질화막(26)상에 제 2 산화막(27)을 형성한 후, 패드질화막(24)을 연마정지막으로 하여 제 2 산화막(27)을 화학적기계적연마한다. 도면부호 24a는 화학적기계적연마후 잔류하는 패드질화막을 나타낸다.
도 2d에 도시된 바와 같이, 잔류하는 패드질화막(24a)을 습식식각하여 제거하여 버퍼산화막(23)을 노출시킨다. 이 때, 버퍼산화막(23)이 식각정지막으로 작용하여 패드질화막(24a)만 습식식각된다.
게이트산화 전세정 공정, 즉 노출된 버퍼산화막(23) 및 제 2 산화막(27)을 습식식각하여 제거하는데, 이 때, 습식식각시 통상과 동일하게 버퍼산화막(23)의 상측(x), 제 2 산화막의 상측(z) 및 측면(y)에서 이루어지나, 제 2 버퍼질화막(26)이 하부의 필드산화막(25a)을 보호하고 있기 때문에 필드산화막(25a)의 모서리 부분이 손실되는 것을 방지한다.
도 2e에 도시된 바와 같이, 버퍼산화막(23) 및 제 2 산화막(27)이 제거된 반도체기판(21)상에 게이트산화막(28), 게이트전극(29)을 형성한다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 바와 같은 본 발명의 소자 격리막의 형성 방법은 게이트산화 전세정시 버퍼질화막이 필드산화막을 보호하기 때문에 필드산화막이 손실로 인한 험프 현상을 억제하여 소자의 리프레쉬 특성을 향상시킬 수 있는 효과가 있다.

Claims (5)

  1. 반도체소자의 소자 격리막 형성 방법에 있어서,
    반도체기판상에 제 1 버퍼질화막, 버퍼산화막, 패드질화막을 차례로 형성하는 단계;
    상기 패드질화막, 버퍼산화막, 제 1 버퍼산화막을 하드마스크층으로 하여 상기 반도체기판을 소정깊이로 식각하여 트렌치를 형성하는 단계;
    상기 트렌치를 포함한 전면에 제 1 산화막을 형성하는 단계;
    상기 제 1 산화막을 화학적기계적연마한 후 상기 제 1 버퍼질화막까지 습식식각하여 필드산화막을 형성하는 단계;
    상기 필드산화막상에 제 2 버퍼질화막, 제 2 산화막을 차례로 형성하는 단계;
    상기 패드질화막을 연마정지막으로 하여 상기 제 2 산화막을 화학적기계적연마하는 단계;
    상기 패드질화막을 제거하는 단계; 및
    상기 버퍼산화막과 상기 제 2 산화막을 제거하는 단계
    를 포함하여 이루어짐을 특징으로 하는 소자 격리막의 형성 방법.
  2. 제 1 항에 있어서,
    상기 트렌치를 형성하는 단계는,
    상기 패드질화막상에 감광막을 도포하고 노광 및 현상으로 패터닝하여 소자격리마스크를 형성하는 단계;
    상기 소자격리마스크를 이용하여 상기 패드질화막, 버퍼산화막, 제 1 버퍼질화막을 순차적으로 식각하여 상기 하드마스크층을 형성하는 단계; 및
    상기 하드마스크층을 마스크로 하여 상기 반도체기판을 소정깊이로 식각하여 트렌치를 형성하는 단계
    를 더 포함하여 이루어짐을 특징으로 하는 소자 격리막의 형성 방법.
  3. 제 1 항에 있어서,
    상기 제 1 산화막 및 제 2 산화막은 고밀도 플라즈마 산화막을 이용하는 것을 특징으로 하는 소자 격리막의 형성 방법.
  4. 제 1 항에 있어서,
    상기 패드질화막은 습식식각으로 제거되는 것을 특징으로 하는 소자 격리막의 형성 방법.
  5. 제 1 항에 있어서,
    상기 버퍼산화막과 상기 제 2 산화막을 제거한 후,
    상기 반도체기판상에 게이트산화막, 게이트전극을 차례로 형성하는 단계를 더 포함하는 것을 특징으로 하는 소자 격리막의 형성 방법.
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